公开(公告)号：CN110265391B

公开(公告)日：2021-03-16

申请号：CN201910488660.1

申请日：2019-06-05

Applicant: 南京邮电大学

Inventor： 成建兵 ,  田莉 ,  沈醴 ,  王玲 ,  陈明

IPC: H01L27/02

Abstract: 本发明揭示了一种内嵌浮空N+区的LIGBT型ESD防护器件，ESD防护器件包括硅衬底，在硅衬底上设有埋氧层，埋氧层上设有漂移区，漂移区的左上方为漏极区，右上方为源极区；漂移区内中间引入浮空N+电荷区，在N‑buffer区中为漏极重掺杂P+区；在P‑body区中为源极重掺杂N+区，重掺杂P+区。本发明可解决现有技术中普遍存在的触发电压过高、维持电压过低、抗闩锁能力不足的技术问题，设计了一种内嵌浮空N+区的LIGBT型ESD防护器件，由于浮空重掺杂N+电荷区的存在，触发时器件击穿结P‑body/N‑epi结冶金结处电场分布得到调制，更易发生雪崩击穿，因此降低了触发电压。

公开(公告)号：CN110265391A

公开(公告)日：2019-09-20

申请号：CN201910488660.1

申请日：2019-06-05

Applicant: 南京邮电大学

Inventor： 成建兵 ,  田莉 ,  沈醴 ,  王玲 ,  陈明

IPC: H01L27/02

Abstract: 本发明揭示了一种内嵌浮空N+区的LIGBT型ESD防护器件，ESD防护器件包括硅衬底，在硅衬底上设有埋氧层，埋氧层上设有漂移区，漂移区的左上方为漏极区，右上方为源极区；漂移区内中间引入浮空N+电荷区，在N-buffer区中为漏极重掺杂P+区；在P-body区中为源极重掺杂N+区，重掺杂P+区。本发明可解决现有技术中普遍存在的触发电压过高、维持电压过低、抗闩锁能力不足的技术问题，设计了一种内嵌浮空N+区的LIGBT型ESD防护器件，由于浮空重掺杂N+电荷区的存在，触发时器件击穿结P-body/N-epi结冶金结处电场分布得到调制，更易发生雪崩击穿，因此降低了触发电压。

公开(公告)号：CN109244068B

公开(公告)日：2020-11-03

申请号：CN201810992989.7

申请日：2018-08-29

Applicant: 南京邮电大学

Inventor： 田莉 ,  成建兵

IPC: H01L27/02

Abstract: 本发明揭示了一种LIGBT型高压ESD保护器件，包括堆叠设置的衬底层及埋氧层，埋氧层上方覆盖有漂移层，漂移层的上端设有漏极阱与源极阱，漂移层的上端面覆盖设置有多晶硅栅极，漂移层的上端形成有掺杂区，掺杂区位于漏极阱与源极阱之间，漏极阱的上端形成有漏极重掺杂区，源极阱的上端分别形成有第一源极重掺杂区、第二源极重掺杂区以及第三源极重掺杂区，漂移层的上端面还覆盖有多个用于不同掺杂区域间隔离的场氧隔离区；漏极重掺杂区与漏极外接导线相连，掺杂区与第三源极重掺杂区导线相连，多晶硅栅极、第一源极重掺杂区以及第二源极重掺杂区导线相连接地。本发明能够显著降低器件的触发电压、提高维持电压，满足器件的ESD防护要求。

公开(公告)号：CN109244068A

公开(公告)日：2019-01-18

申请号：CN201810992989.7

申请日：2018-08-29

Applicant: 南京邮电大学

Inventor： 田莉 ,  成建兵

IPC: H01L27/02

Abstract: 本发明揭示了一种LIGBT型高压ESD保护器件，包括堆叠设置的衬底层及埋氧层，埋氧层上方覆盖有漂移层，漂移层的上端设有漏极阱与源极阱，漂移层的上端面覆盖设置有多晶硅栅极，漂移层的上端形成有掺杂区，掺杂区位于漏极阱与源极阱之间，漏极阱的上端形成有漏极重掺杂区，源极阱的上端分别形成有第一源极重掺杂区、第二源极重掺杂区以及第三源极重掺杂区，漂移层的上端面还覆盖有多个用于不同掺杂区域间隔离的场氧隔离区；漏极重掺杂区与漏极外接导线相连，掺杂区与第三源极重掺杂区导线相连，多晶硅栅极、第一源极重掺杂区以及第二源极重掺杂区导线相连接地。本发明能够显著降低器件的触发电压、提高维持电压，满足器件的ESD防护要求。

公开(公告)号：CN110224028B

公开(公告)日：2022-06-17

申请号：CN201910410173.3

申请日：2019-05-17

Applicant: 南京邮电大学

Inventor： 王玲 ,  成建兵 ,  沈醴 ,  田莉 ,  陈明

IPC: H01L29/78 ,  H01L23/552

Abstract: 本发明提出了一种具有L型介质层低EMI的VDMOS器件，包括VDMOS原胞结构，所述VDMOS原胞结构包括漏端金属电极和源极金属电极，所述VDMOS原胞结构两侧设置有RC吸收电路，所述RC吸收电路包括串联的电阻和电容，所述RC吸收电路的一端与所述源极金属电极耦合，另一端与所述漏端金属电极耦合。本发明在保证VDMOS原有基本电学性能的基础上，有效降低了VDMOS器件的开关损耗和电磁干扰，提高所应用的电路集成度。

公开(公告)号：CN110224028A

公开(公告)日：2019-09-10

申请号：CN201910410173.3

申请日：2019-05-17

Applicant: 南京邮电大学

Inventor： 王玲 ,  成建兵 ,  沈醴 ,  田莉 ,  陈明

IPC: H01L29/78 ,  H01L23/552

Abstract: 本发明提出了一种具有L型介质层低EMI的VDMOS器件，包括VDMOS原胞结构，所述VDMOS原胞结构包括漏端金属电极和源极金属电极，所述VDMOS原胞结构两侧设置有RC吸收电路，所述RC吸收电路包括串联的电阻和电容，所述RC吸收电路的一端与所述源极金属电极耦合，另一端与所述漏端金属电极耦合。本发明在保证VDMOS原有基本电学性能的基础上，有效降低了VDMOS器件的开关损耗和电磁干扰，提高所应用的电路集成度。