公开(公告)号：CN105245235A

公开(公告)日：2016-01-13

申请号：CN201510727717.0

申请日：2015-10-30

Applicant: 南京理工大学

Inventor： 李洪涛 ,  朱璨 ,  朱晓华 ,  顾陈 ,  席峰 ,  侍宇峰 ,  李康 ,  陈胜垚 ,  王海青 ,  袁泽世

IPC: H03M9/00

Abstract: 本发明公开了一种基于时钟调相的串并转换电路。该电路由同步复位电路、时钟调相电路及采样电路三部分组成。输入时钟经时钟调相电路输出M级经过调相的时钟，M级调相时钟输入采样电路，在各级时钟上升沿，采样电路将串行的输入数据转换为并行数据，并可靠输出。本发明可通过FPGA编程及布局布线时钟约束技术实现时钟相位的精确控制，从而完成以低频时钟对高速数字信号的采集功能。本系统具有精度高、速度快、稳定性好、电路设计简单、通用性强等特点。

公开(公告)号：CN105306068B

公开(公告)日：2018-10-02

申请号：CN201510733235.6

申请日：2015-10-30

Applicant: 南京理工大学

Inventor： 李洪涛 ,  侍宇峰 ,  朱晓华 ,  顾陈 ,  李康 ,  朱璨 ,  席峰 ,  陈胜垚 ,  王海青 ,  袁泽世

IPC: H03M9/00

Abstract: 本发明公开了一种基于时钟调相的并串转换电路。该电路由多级采样电路，多级时钟调相电路、同步复位电路、并串转换电路四部分组成。多级时钟调相电路由锁相环电路与基本时钟相位延时电路组成。输入的低频时钟经过多级时钟调相电路后，输出多级经过调相的时钟信号。并串转换电路采用多级调相时钟作为时钟信号，可以将输入的高速并行数据转换为串行数据输出。本发明使用FPGA设计实现，并通过布局布线约束技术使时钟相位精确可控，从而实现了用低频时钟对低速并行信号的采样并输出高速串行信号的功能。该电路具有精确性高、通用性好、稳定性强的特点。

公开(公告)号：CN105306068A

公开(公告)日：2016-02-03

申请号：CN201510733235.6

申请日：2015-10-30

Applicant: 南京理工大学

Inventor： 李洪涛 ,  侍宇峰 ,  朱晓华 ,  顾陈 ,  李康 ,  朱璨 ,  席峰 ,  陈胜垚 ,  王海青 ,  袁泽世

IPC: H03M9/00

Abstract: 本发明公开了一种基于时钟调相的并串转换电路。该电路由多级采样电路，多级时钟调相电路、同步复位电路、并串转换电路四部分组成。多级时钟调相电路由锁相环电路与基本时钟相位延时电路组成。输入的低频时钟经过多级时钟调相电路后，输出多级经过调相的时钟信号。并串转换电路采用多级调相时钟作为时钟信号，可以将输入的高速并行数据转换为串行数据输出。本发明使用FPGA设计实现，并通过布局布线约束技术使时钟相位精确可控，从而实现了用低频时钟对低速并行信号的采样并输出高速串行信号的功能。该电路具有精确性高、通用性好、稳定性强的特点。

公开(公告)号：CN105306058A

公开(公告)日：2016-02-03

申请号：CN201510734091.6

申请日：2015-10-30

Applicant: 南京理工大学

Inventor： 李洪涛 ,  李康 ,  朱晓华 ,  顾陈 ,  席峰 ,  朱璨 ,  侍宇峰 ,  陈胜垚 ,  王海青 ,  胡恒

IPC: H03M1/12

Abstract: 本发明公开一种基于时钟调相的高速数字信号采集系统。该系统由同步复位模块、时钟调相模块及采样模块三部分组成。输入时钟经时钟调相模块输出M级经过调相的时钟，M级调相时钟输入采样模块，在各级调相时钟上升沿，采样模块可以对输入数据进行采集。本发明可通过FPGA编程及布局布线时钟约束技术实现时钟相位的精确控制，从而完成以低频时钟对高速数字信号的采集功能。本系统具有精度高、速度快、稳定性好、电路设计简单、通用性强等特点。