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公开(公告)号：CN117651933A
公开(公告)日：2024-03-05
申请号：CN202180098077.5
申请日：2021-07-08
Applicant: 华为技术有限公司
IPC: G06F9/48
Abstract: 一种用于设计异步电路的方法，该方法包括将异步电路中的多个异步控制器生成的多个脉冲信号分别确定为多个时钟信号，该多个时钟信号都源自于同一个初始时钟信号，彼此之间仅有相位偏移。该方法还包括确定多个时钟信号中的任意两个之间的传播时间差，并且计算对应的时序逻辑器件之间的数据传输时间段。该方法还包括比较时钟传播时间差和数据传输时间段，来确定数据信号是否先于时钟信号到达时序逻辑门，并且可以根据比较结果来进行在这两个异步控制器之间的相应延迟设置。通过上述的方式，可以统一地分析了异步电路的组合逻辑部分和控制部分的时序，因此可以将异步电路的相对时序约束转换为能被传统EDA工具识别的静态时序分析。在此基础之上，可以利用EDA工具对异步电路进行电路优化和时序约束，来有效提高设计异步单轨电路的效率。因此，该方法可以适用于大规模的异步电路设计。
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