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公开(公告)号：CN115084369B
公开(公告)日：2024-09-24
申请号：CN202210706279.X
申请日：2022-06-21
Abstract: 本发明公开了一种选通管材料、选通管单元及其制备方法，属于微纳米电子技术领域。所述选通管材料为包括In、Te及M的化合物，其中，M为掺杂元素，且为C、Si、N、As、Sc、Ti、Ga、Hf及Y中的至少一种。所述选通管材料的化学通式为InxTeyM100‑x‑y，其中，x，y为元素的原子百分比，且10≤x≤45，55≤y≤90，0≤100‑x‑y≤15。该选通管材料由In、Te和掺杂元素构成，在In‑Te化合物的基础上进行掺杂，组分相对简单，易于调控，且该化合物热稳定性高，漏电流小，通过进一步元素掺杂可以提高其耐用性，热稳定性以及开态电流密度。
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公开(公告)号：CN115084368A
公开(公告)日：2022-09-20
申请号：CN202210706263.9
申请日：2022-06-21
IPC: H01L45/00
Abstract: 本发明提供一种基于导电丝电极的相变存储器及其制备方法，通过在底电极层施加正电压脉冲，顶电极层接地，使相变材料在晶态与非晶态之间实现相变过程，进而对器件的阻态进行调节。在施加脉冲后，活性电极中金属阳离子会被氧化，在介质层半导体材料中的缺陷中快速迁移，并在介质层中形成稳定的导电丝。由于介质层导电性能差，形成的导电丝作为底电极与相变材料层的接触点，使得相变材料层在相变过程中的升温区域减小，器件的有效相变面积减小，因此使其工作电流减小。该结构可以有效降低相变存储器的功耗，提高了相变存储器的性能，具有广阔的应用前景。
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公开(公告)号：CN115188884B
公开(公告)日：2024-07-16
申请号：CN202210706282.1
申请日：2022-06-21
IPC: H10N70/20
Abstract: 本发明提供一种三维相变存储器及其制备方法，包括多个相变存储器单元；相变存储器单元由下到上依次包括：底电极层、选通材料层、缓冲层、存储材料层以及顶电极层；选通材料层和存储材料层为同质材料，均为X元素和Te元素的化合物；其中，X元素为In、Ge、Ga、As、Sn及Sb中的一种；选通材料的化学通式为XnTe100‑n，5≤n≤25；存储材料的化学通式为XmTe100‑m，30≤m≤60；将多个相变存储器单元在三维方向上进行堆叠，得到三维相变存储器。本发明同质集成三维相变存储单元中的选通材料和存储材料为同一种体系的不同组分，简化了工艺，实现了工艺的完美兼容，且这种三维同质集成结构能极大地提高存储密度，降低漏电流。
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公开(公告)号：CN115084368B
公开(公告)日：2024-07-16
申请号：CN202210706263.9
申请日：2022-06-21
Abstract: 本发明提供一种基于导电丝电极的相变存储器及其制备方法，通过在底电极层施加正电压脉冲，顶电极层接地，使相变材料在晶态与非晶态之间实现相变过程，进而对器件的阻态进行调节。在施加脉冲后，活性电极中金属阳离子会被氧化，在介质层半导体材料中的缺陷中快速迁移，并在介质层中形成稳定的导电丝。由于介质层导电性能差，形成的导电丝作为底电极与相变材料层的接触点，使得相变材料层在相变过程中的升温区域减小，器件的有效相变面积减小，因此使其工作电流减小。该结构可以有效降低相变存储器的功耗，提高了相变存储器的性能，具有广阔的应用前景。
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公开(公告)号：CN115188884A
公开(公告)日：2022-10-14
申请号：CN202210706282.1
申请日：2022-06-21
IPC: H01L45/00
Abstract: 本发明提供一种三维相变存储器及其制备方法，包括多个相变存储器单元；相变存储器单元由下到上依次包括：底电极层、选通材料层、缓冲层、存储材料层以及顶电极层；选通材料层和存储材料层为同质材料，均为X元素和Te元素的化合物；其中，X元素为In、Ge、Ga、As、Sn及Sb中的一种；选通材料的化学通式为XnTe100‑n，5≤n≤25；存储材料的化学通式为XmTe100‑m，30≤m≤60；将多个相变存储器单元在三维方向上进行堆叠，得到三维相变存储器。本发明同质集成三维相变存储单元中的选通材料和存储材料为同一种体系的不同组分，简化了工艺，实现了工艺的完美兼容，且这种三维同质集成结构能极大地提高存储密度，降低漏电流。
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Patent Agency Ranking
公开(公告)号：CN115084369A
公开(公告)日：2022-09-20
申请号：CN202210706279.X
申请日：2022-06-21
Abstract: 本发明公开了一种选通管材料、选通管单元及其制备方法，属于微纳米电子技术领域。所述选通管材料为包括In、Te及M的化合物，其中，M为掺杂元素，且为C、Si、N、As、Sc、Ti、Ga、Hf及Y中的至少一种。所述选通管材料的化学通式为InxTeyM100‑x‑y，其中，x，y为元素的原子百分比，且10≤x≤45，55≤y≤90，0≤100‑x‑y≤15。该选通管材料由In、Te和掺杂元素构成，在In‑Te化合物的基础上进行掺杂，组分相对简单，易于调控，且该化合物热稳定性高，漏电流小，通过进一步元素掺杂可以提高其耐用性，热稳定性以及开态电流密度。
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公开(公告)号：CN119968106A
公开(公告)日：2025-05-09
申请号：CN202510062575.4
申请日：2025-01-15
Applicant: 华中科技大学
Abstract: 本发明涉及一种无砷元素的多元素共掺杂的选通管材料，属于微电子技术与器件领域。本发明选通管材料为Ge基硫系化合物，所述Ge基硫系化合物中具有两种元素的共掺杂，且不含有砷元素掺杂。所述Ge基硫系化合物的化学表达式优选为GeSe、GeS、GeTe6或GeTe9。所述两种元素的共掺杂优选为C和Te共掺杂、P和Sb共掺杂、Si和N共掺杂、B和S共掺杂、In和Se共掺杂。本申请通过提出一种双元素共掺杂策略，在物理结构与化学性质上对砷元素掺杂进行等效取代，实现性能优化的同时避免有毒元素的引入。相较于传统的砷掺杂策略，本申请提出的掺杂策略在对选通管材料进行性能优化的同时具有安全性高、成本更低等优点。
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公开(公告)号：CN115688661B
公开(公告)日：2023-03-31
申请号：CN202211715979.1
申请日：2022-12-30
Applicant: 华中科技大学
IPC: G06F30/373
Abstract: 本发明提供一种VFTO抑制用螺旋管式阻尼母线全电路参数的建模方法，包括：基于螺旋管式阻尼母线的电感并电阻等效电路，建立每匝线圈包含杂散参数和间隙击穿阻抗的阻尼母线全电路参数等效电路；基于所述全电路参数等效电路计算阻尼母线的等效电感、杂散电容、杂散电感和间隙击穿阻抗。本发明在现有的电感并电阻等效模型基础上，考虑了杂散参数的影响，能很好地等效阻尼母线真实情况，进而为更好地为抑制VFTO、优化螺旋管式阻尼母线设计提供理论依据。
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公开(公告)号：CN107478887A
公开(公告)日：2017-12-15
申请号：CN201710553016.9
申请日：2017-07-07
IPC: G01R15/20
CPC classification number: G01R15/202
Abstract: 本发明公开了一种阵列式霍尔电流传感器，包括：霍尔阵列和信号处理电路，其中：霍尔阵列包括4个霍尔元件，4个霍尔元件均匀分布在环形电路板上，环形电路板中央为被测载流导线通道，通过4个霍尔元件产生霍尔电势；4个霍尔元件输出霍尔电势至信号处理电路；信号处理电路包括依次连接的加权增益调整电路、移相电路和功率放大电路；加权增益电路，用于对霍尔电势进行加权增益调整，包括4个运算放大器和1个加法器；移相电路，用于对经过加权增益后的霍尔电势进行移相，移相电路包括滞后移相和超前移相两级电路；功率放大电路用于将移相后的霍尔电势进行功率放大，功率放大电路包括功率放大器，运算放大器，功放调零电路和运放调零电阻。
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公开(公告)号：CN105536073A
公开(公告)日：2016-05-04
申请号：CN201510974137.1
申请日：2015-12-22
Applicant: 华中科技大学
CPC classification number: A61L31/022 , A61L31/048 , A61L31/06 , A61L31/146 , A61L31/16 , A61L2300/102 , A61L2300/602 , C08L23/30 , C08L23/06
Abstract: 本发明公开了一种以PEO-LDPE合金为基体的含铜节育材料即Cu/PEO-LDPE复合材料及其器件，包含有PEO-LDPE合金基体及分布其中的含铜金属粒子，其中含铜金属粒子的重量百分比含量为0.5～30％，在PEO-LDPE合金基体中，PEO的重量百分比含量为Cu/PEO-LDPE复合材料总重量的0.5～30％(优选值5～15％)。相较于Cu/LDPE节育材料，以该新型节育材料制备的Cu-IUDs，更具有重量大幅减轻、与子宫内膜的相容性优异等独特优势，进而在确保所制备Cu-IUDs使用寿命的同时，理论上将大幅减轻该Cu-IUDs致出血与疼痛等副反应。
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