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公开(公告)号：CN111817728A
公开(公告)日：2020-10-23
申请号：CN202010766183.3
申请日：2020-08-03
Applicant: 华中科技大学
IPC: H03M13/11
Abstract: 本发明公开了一种基于硬件实现LDPC编译码的仿真系统，包括随机信息序列生成模块、编码模块、噪声生成模块、调制模块、数据缓存模块、解调模块和译码模块。随机信息序列生成模块的输出端与编码模块的输入端通讯连接，编码模块的输出端和噪声生成模块的输出端分别与调制模块的输入端通讯连接，调制模块的输出端与数据缓存模块输入端通讯连接，同时调制模块的输出端和数据缓存模块输出端分别与解调模块输入端通讯连接，解调模块输出端和译码模块输入端通讯连接。本发明通过采用并行和流水线的硬件实现结构，减少了LDPC编译码的时延，并提高了硬件资源利用率。
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公开(公告)号：CN107391299B
公开(公告)日：2019-06-18
申请号：CN201710578508.3
申请日：2017-07-17
Applicant: 华中科技大学
Abstract: 本发明公开了一种提升闪存存储系统读性能的方法。NAND闪存被广泛应用，读性能是闪存的重要性能之一，它的提升对于NAND闪存更广泛的应用与发展有着至关重要的作用。然而传统的数据读取方法读操作时间开销较大，会造成译码延迟高，系统读性能低。因此，为了提高存储系统的读性能，本发明先将原始比特数据与受到编程干扰后的比特数据进行对比得出比特错误位置信息，继而利用此信息，在对比特错误进行LDPC译码之前对页面寄存器中数据的错误位置先进行比特翻转，降低一部分比特错误，然后再执行译码操作译码，以此减小译码延迟，从而提高闪存存储系统读性能。
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公开(公告)号：CN107391299A
公开(公告)日：2017-11-24
申请号：CN201710578508.3
申请日：2017-07-17
Applicant: 华中科技大学
CPC classification number: G06F11/1012 , G06F11/1068 , G11C16/08 , G11C29/42 , H03M13/1111 , H03M13/1148
Abstract: 本发明公开了一种提升闪存存储系统读性能的方法。NAND闪存被广泛应用，读性能是闪存的重要性能之一，它的提升对于NAND闪存更广泛的应用与发展有着至关重要的作用。然而传统的数据读取方法读操作时间开销较大，会造成译码延迟高，系统读性能低。因此，为了提高存储系统的读性能，本发明先将原始比特数据与受到编程干扰后的比特数据进行对比得出比特错误位置信息，继而利用此信息，在对比特错误进行LDPC译码之前对页面寄存器中数据的错误位置先进行比特翻转，降低一部分比特错误，然后再执行译码操作译码，以此减小译码延迟，从而提高闪存存储系统读性能。
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Patent Agency Ranking
公开(公告)号：CN111817728B
公开(公告)日：2022-03-01
申请号：CN202010766183.3
申请日：2020-08-03
Applicant: 华中科技大学
IPC: H03M13/11
Abstract: 本发明公开了一种基于硬件实现LDPC编译码的仿真系统，包括随机信息序列生成模块、编码模块、噪声生成模块、调制模块、数据缓存模块、解调模块和译码模块。随机信息序列生成模块的输出端与编码模块的输入端通讯连接，编码模块的输出端和噪声生成模块的输出端分别与调制模块的输入端通讯连接，调制模块的输出端与数据缓存模块输入端通讯连接，同时调制模块的输出端和数据缓存模块输出端分别与解调模块输入端通讯连接，解调模块输出端和译码模块输入端通讯连接。本发明通过采用并行和流水线的硬件实现结构，减少了LDPC编译码的时延，并提高了硬件资源利用率。
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公开(公告)号：CN107423159A
公开(公告)日：2017-12-01
申请号：CN201710558727.5
申请日：2017-07-11
Applicant: 华中科技大学
CPC classification number: G06F11/1012 , G06F11/1068 , G11C29/42 , H03M13/1125 , H03M13/1148
Abstract: 本发明公开了一种基于闪存错误模式提升LDPC译码性能的方法，TLC NAND闪存每单元存储3比特数据具有高的存储密度，但是存储单元之间的干扰较为强烈降低了数据可靠性。为了保证数据可靠性，具有强纠错能力的LDPC码被采用，然而LDPC码具有高的译码复杂度，当采用没有被优化的LDPC码会造成译码性能的下降。因此，为了提高LDPC译码性能，本发明首先分析了TLC NAND闪存的错误模式，然后将错误模式转化为LDPC译码所需要的外部信息，该外部信息被融入到LDPC的译码过程，以此提升LDPC的译码性能进而降低译码延迟。
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公开(公告)号：CN107395214A
公开(公告)日：2017-11-24
申请号：CN201710563434.6
申请日：2017-07-12
Applicant: 华中科技大学
CPC classification number: H03M13/1111 , G06F11/1012 , G06F11/1068
Abstract: 本发明公开了一种基于闪存页错误特性降低LDPC译码延迟的方法，随着MLC NAND闪存制成工艺的提升，存储单元的尺寸越来越小单元之间的耦合干扰变得更加强烈，引起高的比特错误率，高的比特错误率严重影响着数据的可靠性。具有强纠错能力的LDPC码被广泛使用以保证数据可靠性。然而，当采用LDPC码时，MLC NAND闪存的MSB页和LSB页有着不平衡的译码延迟，LSB页的译码延迟高于MSB页的译码延迟由于LSB页有着较高的比特错误率，造成差的MLC闪存读性能。本发明根据MSB页的译码结果和保存错误模式为LSB页译码提供有利信息用以降低LSB页的译码延迟，从而缩小这两个页之间译码延迟的差距以提高MLC闪存读性能。
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公开(公告)号：CN107423159B
公开(公告)日：2019-06-28
申请号：CN201710558727.5
申请日：2017-07-11
Applicant: 华中科技大学
Abstract: 本发明公开了一种基于闪存错误模式提升LDPC译码性能的方法，TLC NAND闪存每单元存储3比特数据具有高的存储密度，但是存储单元之间的干扰较为强烈降低了数据可靠性。为了保证数据可靠性，具有强纠错能力的LDPC码被采用，然而LDPC码具有高的译码复杂度，当采用没有被优化的LDPC码会造成译码性能的下降。因此，为了提高LDPC译码性能，本发明首先分析了TLC NAND闪存的错误模式，然后将错误模式转化为LDPC译码所需要的外部信息，该外部信息被融入到LDPC的译码过程，以此提升LDPC的译码性能进而降低译码延迟。
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公开(公告)号：CN107395214B
公开(公告)日：2019-06-28
申请号：CN201710563434.6
申请日：2017-07-12
Applicant: 华中科技大学
Abstract: 本发明公开了一种基于闪存页错误特性降低LDPC译码延迟的方法，随着MLC NAND闪存制成工艺的提升，存储单元的尺寸越来越小单元之间的耦合干扰变得更加强烈，引起高的比特错误率，高的比特错误率严重影响着数据的可靠性。具有强纠错能力的LDPC码被广泛使用以保证数据可靠性。然而，当采用LDPC码时，MLC NAND闪存的MSB页和LSB页有着不平衡的译码延迟，LSB页的译码延迟高于MSB页的译码延迟由于LSB页有着较高的比特错误率，造成差的MLC闪存读性能。本发明根据MSB页的译码结果和保存错误模式为LSB页译码提供有利信息用以降低LSB页的译码延迟，从而缩小这两个页之间译码延迟的差距以提高MLC闪存读性能。
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