公开(公告)号：CN117079705A

公开(公告)日：2023-11-17

申请号：CN202310839668.4

申请日：2023-07-10

Applicant: 华中科技大学

Inventor： 张猛 ,  吴非 ,  于勤 ,  谢长生

IPC: G11C29/42 ,  G06F11/10 ,  H03M13/11 ,  H03M7/30

Abstract: 本发明公开了一种基于数据压缩的全息存储方法、装置及系统，属于全息存储领域，写入过程包括：按照压缩比r对待写入的k比特信息数据D0进行压缩后，按照#imgabs0#的编码码率进行LDPC编码，得到#imgabs1#比特的校验数据P1；将压缩后的比特数据、校验数据P1以及#imgabs2#比特的冗余数据组合为n比特的LDPC码字C1；生成与C1等量的参考数据后，将C1和参考数据划分为比特数据页；对各比特数据页进行相位调制，得到相应的相位数据页，并将各相位数据页写入全息存储介质。本发明能够在不增加编码/译码难度的情况下提高全息存储系统的存储可靠性。

公开(公告)号：CN111817728A

公开(公告)日：2020-10-23

申请号：CN202010766183.3

申请日：2020-08-03

Applicant: 华中科技大学

Inventor： 吴非 ,  付内东 ,  张猛 ,  崔兰兰 ,  于勤 ,  谢长生

IPC: H03M13/11

Abstract: 本发明公开了一种基于硬件实现LDPC编译码的仿真系统，包括随机信息序列生成模块、编码模块、噪声生成模块、调制模块、数据缓存模块、解调模块和译码模块。随机信息序列生成模块的输出端与编码模块的输入端通讯连接，编码模块的输出端和噪声生成模块的输出端分别与调制模块的输入端通讯连接，调制模块的输出端与数据缓存模块输入端通讯连接，同时调制模块的输出端和数据缓存模块输出端分别与解调模块输入端通讯连接，解调模块输出端和译码模块输入端通讯连接。本发明通过采用并行和流水线的硬件实现结构，减少了LDPC编译码的时延，并提高了硬件资源利用率。

公开(公告)号：CN116798502A

公开(公告)日：2023-09-22

申请号：CN202310628930.0

申请日：2023-05-31

Applicant: 华中科技大学

Inventor： 张猛 ,  吴非 ,  于勤 ,  赵雅慧 ,  谢长生

IPC: G11C29/42 ,  G06F3/06

Abstract: 本发明公开了参考光辅助相位错误纠正的数据存储方法、装置及系统，属于全息存储技术领域，数据写入过程中，将参考比特与信息比特一起进行编码；数据读取过程包括：读取指定相位数据页并进行相位解调后确定各比特的初始LLR；对于任意一个比特，若为参考比特且为比特1，则设定为m(m>1)；若为参考比特且为比特0，则设定为p(p+m＝0)；若为信息比特或校验比特且为比特1，则设定为1；若为信息比特或校验比特且为比特0，则设定为‑1；利用初始LLR激活LDPC译码过程，完成译码。本发明能够充分利用不同类型比特数据的可靠性差异的先验知识，在提高LDPC译码过程中初始LLR信息计算精度的同时提高计算效率，进一步提高全息光存储系统的读性能。

公开(公告)号：CN111817728B

公开(公告)日：2022-03-01

申请号：CN202010766183.3

申请日：2020-08-03

Applicant: 华中科技大学

Inventor： 吴非 ,  付内东 ,  张猛 ,  崔兰兰 ,  于勤 ,  谢长生

IPC: H03M13/11

Abstract: 本发明公开了一种基于硬件实现LDPC编译码的仿真系统，包括随机信息序列生成模块、编码模块、噪声生成模块、调制模块、数据缓存模块、解调模块和译码模块。随机信息序列生成模块的输出端与编码模块的输入端通讯连接，编码模块的输出端和噪声生成模块的输出端分别与调制模块的输入端通讯连接，调制模块的输出端与数据缓存模块输入端通讯连接，同时调制模块的输出端和数据缓存模块输出端分别与解调模块输入端通讯连接，解调模块输出端和译码模块输入端通讯连接。本发明通过采用并行和流水线的硬件实现结构，减少了LDPC编译码的时延，并提高了硬件资源利用率。