公开(公告)号：CN112602040B

公开(公告)日：2023-09-29

申请号：CN201980055743.X

申请日：2019-06-26

Applicant: 北欧半导体公司

Inventor： 安德斯·诺尔 ,  乔尔·鲁斯滕 ,  罗南·巴尔齐克 ,  维加德·安德瑞森 ,  佩尔-卡斯滕·斯科格隆

IPC: G06F1/3234 ,  G06F1/3287

Abstract: 一种集成电路设备(100)，其包括经由总线系统(110)连接到处理器(102)的第一和第二外设(122、124、26、128)、与所述总线系统分开的外设互连件(160)、唤醒逻辑(150)、配置存储器和功率控制器(106)。响应于状态改变，所述第一外设生成事件信号，这些事件信号被输出到所述外设互连件。所述外设互连件向所述第二外设提供所述事件信号，所述第二外设响应于此启动任务。第一外设(122、124)、第二外设(126、128)和唤醒逻辑(150)分别处于第一(142)、第二(144)和第三(148)功率域中。每当第一或第二功率域被上电时，所述功率控制器(106)就向第三功率域(148)提供功率。所述唤醒逻辑(150)检测来自第一外设的事件信号，并且如果确定所述第二外设被配置为响应于此启动任务，则它指令所述功率控制器为第二外设上电。

公开(公告)号：CN107533533B

公开(公告)日：2021-07-16

申请号：CN201680024750.X

申请日：2016-04-28

Applicant: 北欧半导体公司

Inventor： 维加德·安德瑞森 ,  佩尔-卡斯滕·斯科格隆 ,  史蒂芬·维肯

IPC: G06F13/42 ,  H03K21/38

Abstract: 串行半双工起动/停止事件检测电路包括由串行数据输入计时的停止检测触发器(18)，其将串行时钟输入作为输入，并产生指示停止事件的停止信号输出(10)。由所述串行数据输入的反相副本计时的起动检测触发器(20)将所述串行时钟输入作为输入，并产生指示起动事件的起动信号输出(12)。由所述串行时钟输入的反相副本计时的第一缓冲触发器(22)将所述起动信号输出作为输入，并产生第一延迟起动信号输出。类似地，由所述串行时钟输入计时的第二缓冲触发器(24)将所述第一延迟起动信号输出作为输入，并产生第二延迟起动信号输出(14)。所述第二延迟起动信号输出复位所述停止检测触发器、所述起动检测触发器或所述第一缓冲触发器中的至少一个。

公开(公告)号：CN112602040A

公开(公告)日：2021-04-02

申请号：CN201980055743.X

申请日：2019-06-26

Applicant: 北欧半导体公司

Inventor： 安德斯·诺尔 ,  乔尔·鲁斯滕 ,  罗南·巴尔齐克 ,  维加德·安德瑞森 ,  佩尔-卡斯滕·斯科格隆

IPC: G06F1/3234 ,  G06F1/3287

Abstract: 一种集成电路设备(100)，其包括经由总线系统(110)连接到处理器(102)的第一和第二外设(122、124、26、128)、与所述总线系统分开的外设互连件(160)、唤醒逻辑(150)、配置存储器和功率控制器(106)。响应于状态改变，所述第一外设生成事件信号，这些事件信号被输出到所述外设互连件。所述外设互连件向所述第二外设提供所述事件信号，所述第二外设响应于此启动任务。第一外设(122、124)、第二外设(126、128)和唤醒逻辑(150)分别处于第一(142)、第二(144)和第三(148)功率域中。每当第一或第二功率域被上电时，所述功率控制器(106)就向第三功率域(148)提供功率。所述唤醒逻辑(150)检测来自第一外设的事件信号，并且如果确定所述第二外设被配置为响应于此启动任务，则它指令所述功率控制器为第二外设上电。

公开(公告)号：CN107533533A

公开(公告)日：2018-01-02

申请号：CN201680024750.X

申请日：2016-04-28

Applicant: 北欧半导体公司

Inventor： 维加德·安德瑞森 ,  佩尔-卡斯滕·斯科格隆 ,  史蒂芬·维肯

IPC: G06F13/42 ,  H03K21/38

CPC classification number: H03K19/0021 ,  G06F13/4282 ,  G06F13/4291 ,  H03K21/38

Abstract: 串行半双工起动/停止事件检测电路包括由串行数据输入计时的停止检测触发器(18)，其将串行时钟输入作为输入，并产生指示停止事件的停止信号输出(10)。由所述串行数据输入的反相副本计时的起动检测触发器(20)将所述串行时钟输入作为输入，并产生指示起动事件的起动信号输出(12)。由所述串行时钟输入的反相副本计时的第一缓冲触发器(22)将所述起动信号输出作为输入，并产生第一延迟起动信号输出。类似地，由所述串行时钟输入计时的第二缓冲触发器(24)将所述第一延迟起动信号输出作为输入，并产生第二延迟起动信号输出(14)。所述第二延迟起动信号输出复位所述停止检测触发器、所述起动检测触发器或所述第一缓冲触发器中的至少一个。