公开(公告)号：CN119254246A

公开(公告)日：2025-01-03

申请号：CN202411181467.0

申请日：2024-08-27

Applicant: 北方集成电路技术创新中心(北京)有限公司 ,  北京大学

Inventor： 王宗巍 ,  赵仕耿 ,  蔡一茂 ,  周新宇 ,  赵铭 ,  周子博 ,  胡伟 ,  黄如

IPC: H03M13/15

Abstract: 本发明公开了一种面向MCU级高误码率的嵌入式存储器的BCH译码方法，本发明通过复用钱氏搜索电路的验证方程子电路，结合伴随式生成电路、差错方程生成电路和计数器实现BCH译码。与以往查表译码法、BM(Berlekamp‑Massey)迭代法不同，本发明使BCH译码器电路面积得到显著降低，同时，可以自行调整钱氏搜索电路验证方程子电路的复用情况，结合实际场景，达到低译码拍次、低资源损耗的结果。

公开(公告)号：CN119148969A

公开(公告)日：2024-12-17

申请号：CN202411181472.1

申请日：2024-08-27

Applicant: 北方集成电路技术创新中心(北京)有限公司 ,  北京大学

Inventor： 王宗巍 ,  赵仕耿 ,  蔡一茂 ,  周子博 ,  赵铭 ,  胡伟 ,  黄如

IPC: G06F5/06 ,  G06F13/42

Abstract: 本发明提出了一种FIFO数据信号交换方法，属于存储器技术领域。本发明FIFO顶层电路包括FIFO寄存器组和FIFO控制模块，FIFO控制模块接收SPI接口电路传来的信号，分别将这些信号转化为数据更新信号、FIFO数据和移位信号，用于控制FIFO寄存器组实现数据输入、数据移位、数据单移、端口循环数据选择和数据输出功能；从而实现FIFO顶层电路将与SPI接口有关的信号传回。本发明避免了使用地址指针会综合出大量数据选择器的情况，最大程度地降低了电路面积，使得新型存储器在低面积应用领域更加具备优势。

公开(公告)号：CN119582813A

公开(公告)日：2025-03-07

申请号：CN202411708314.7

申请日：2024-11-26

Applicant: 京东方科技集团股份有限公司 ,  北京大学

Inventor： 蔡一茂 ,  项文灏 ,  王宗巍 ,  赵仕耿 ,  胡伟 ,  刘力行 ,  陈雪 ,  周莉 ,  王磊

IPC: H03K5/13

Abstract: 本申请公开了一种分频电路，包括输入模块、第一延迟模块、第二延迟模块以及第三延迟模块；第一延迟模块用于响应于输入模块的第一电平状态，基于输入模块的正输出端的电平值输出第一信号；第二延迟模块用于响应于输入模块的第二电平状态，基于输入模块的负输出端的电平值输出第二信号；第三延迟模块用于基于输入模块的正输出端的输出信号生成第一倍频信号，并基于第一倍频信号输出第三信号；其中，第一倍频信号的频率与输入模块的正输出端的输出信号的频率的比值为预设整数。可以通过各个延迟模块对输入模块的不同输出信号的不同处理方式，使得分频电路的各个输出信号的占空比不同，从而解决了分频电路在高速高精度时钟应用中存在的失配问题。

公开(公告)号：CN119363115A

公开(公告)日：2025-01-24

申请号：CN202411499994.6

申请日：2024-10-25

Applicant: 北京大学

Inventor： 蔡一茂 ,  项文灏 ,  胡伟 ,  陈卓雅 ,  王宗巍 ,  王宇飞 ,  赵仕耿 ,  宋晨静

IPC: H03M1/12 ,  H03L7/085 ,  H03L7/18 ,  H03L7/099

Abstract: 本发明公开了一种基于锁相环的模数转换实现方法，属于CMOS集成电路技术领域。本发明利用在电路中增加的锁相环，通过合理调节输入输出关系，以及在压控振荡器和锁相环电路之间对信号进行校正，可以在较大输入范围内保证整体电路的线性度，具有更高的稳定性；同时借助锁相环中的分频器缓解后续计数器的压力，得到更数字化的电路。且采用本发明可以通过查看锁相环中压控振荡器的输入信号电压变化来准确判断输出信号频率达到稳定的时间。