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公开(公告)号：CN117253514A
公开(公告)日：2023-12-19
申请号：CN202311204972.8
申请日：2023-09-18
Applicant: 北京超弦存储器研究院 , 北京大学
IPC: G11C11/22
Abstract: 本发明公开了一种面向铁电随机存储器的数据读写方法，属于半导体存储器领域。该方法分为写入数据操作与读出数据操作，在写入数据与读出数据操作过程中分别对字线、位线和板线施加电压脉冲，其中写入数据操作中的写入脉冲宽度大于读出数据操作中的读出脉冲宽度，为非对称脉冲操作。本发明实现了写入数据时，器件的铁电极化趋于饱和，同时读出数据时，减少了读脉冲对存储状态的破坏，提升存储数据的稳定性。采用本发明能够提升FeRAM的读出窗口，并降低FeRAM的误码率。
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公开(公告)号：CN116580733A
公开(公告)日：2023-08-11
申请号：CN202310603125.2
申请日：2023-05-26
Applicant: 北京超弦存储器研究院 , 北京大学
IPC: G11C11/22
Abstract: 本发明提供了一种基于N型和P型铁电场效应晶体管实现通用内容可寻址存储器的方法，属于新型存储与计算技术领域。本发明利用了N型FeFET和P型FeFET的互补特性，在不需要额外硬件开销的前提下可以同时实现TCAM、MACM和ACAM的功能，并且具有更加简洁的搜索操作，提高了CAM的存储密度和搜索能效，且在量化为存储多级entry状态的MCAM时，还具有压缩entry状态的能力，使其可以进一步提高CAM的存储密度，对于基于CAM的查表搜索操作具有重要意义。
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公开(公告)号：CN116193867A
公开(公告)日：2023-05-30
申请号：CN202310242051.4
申请日：2023-03-14
Applicant: 北京超弦存储器研究院 , 北京大学
Abstract: 本发明公开了一种高密度铁电存储器及其制备方法和应用，属于半导体存储器领域。该存储器由多个存储单元排成阵列，且存储单元阵列两侧由实质上正交的字线和位线相连，本发明的存储单元采用顶电极、阻变介质层、中间金属层、铁电介质层和底电极叠加结构，在电学上等同于一个铁电电容与一个阻变选择器串联；通过调控存储单元RC延迟来降低未选中单元中铁电电容的分压，使其扰动降低；并且铁电电容容值稳定，可以有效通过RC调控降低扰动电压的影响。综上所述，本发明在没有增加额外面积开销的情况下，提升了存储器的存储窗口，降低了误码率。
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公开(公告)号：CN116133437A
公开(公告)日：2023-05-16
申请号：CN202310242062.2
申请日：2023-03-14
Applicant: 北京超弦存储器研究院 , 北京大学
Abstract: 本发明公开了一种高速高密度铁电存储器及其制备方法和应用，属于半导体存储器领域。该存储器由多个存储单元排成阵列，且存储单元阵列两侧由实质上正交的字线和位线相连，本发明的存储单元采用顶电极、变容介质层、中间金属层、铁电介质层和底电极叠加结构，在电学上等同于一个铁电电容与一个变容选择器串联，通过调控存储单元分压关系来降低未选中单元中铁电电容的分压，使其扰动降低；并且利用电容串联降低了存储单元的RC延迟，提升存储器访问速度。因此，本发明在没有增加额外面积开销的情况下降低了未选中单元的扰动，提升了存储器的存储窗口，并降低了存储器的误码率，提升了存储器访问速度。
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公开(公告)号：CN119855158A
公开(公告)日：2025-04-18
申请号：CN202510068339.3
申请日：2025-01-16
Applicant: 北京超弦存储器研究院 , 北京大学
Abstract: 本发明提供了两种高密度三维铁电存储器结构及其制备方法，所述制备方法能够降低三维铁电存储器制备过程中的深孔刻蚀难度，同时又能增加单位存储单元的铁电电容的有效面积。所述高密度三维铁电存储器的核心结构与制备过程包括：通过隔离沟槽将深孔刻蚀形成的导电通孔分割为更小的两个子通孔作为分立的导线，减小了刻蚀时深孔结构的深宽比，从而降低了制备过程中的刻蚀难度；通过在沿垂直于衬底方向延伸的竖直导线上形成凹槽结构，增加导线与铁电材料之间的接触面积，从而增加了存储单元的有效电容面积，确保在工艺节点缩小时可以维持足够的存储窗口。本发明提升了三维铁电存储器的存储密度和可靠性，具有广泛的应用前景。
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Patent Agency Ranking
公开(公告)号：CN117156864A
公开(公告)日：2023-12-01
申请号：CN202311107674.7
申请日：2023-08-30
Applicant: 北京超弦存储器研究院 , 北京大学
Abstract: 本发明公开了一种三维堆叠铁电电容交叉点阵存储器及其制备方法，属于半导体存储器领域。该存储器包括多层交叠的字线金属与隔离层结构，在上述结构内设置若干个存储单元柱；所述存储单元柱由相互包裹的内层金属位线与外层铁电介质层构成，以水平排列的多个存储单元柱为一垂直交叉点阵铁电电容阵列，该阵列中每层字线金属和单个存储单元柱相交构成存储单元，通过对字/位线同时施加电压，存储单元完成访问操作。本发明利用介质层三维堆叠的能力，将铁电电容集成在存储单元柱与字线金属交叠区域，使单元面积内的存储单元数量大幅提升，突破传统平面内的交叉点阵存储器的单元密度限制，实现了更高的单位面积存储密度。
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公开(公告)号：CN114927526A
公开(公告)日：2022-08-19
申请号：CN202210620069.9
申请日：2022-06-02
Applicant: 北京超弦存储器研究院 , 北京大学
IPC: H01L27/11507 , H01L49/02
Abstract: 本发明公开了一种铁电存储器及其铁电电容和制备方法，属于半导体存储器件领域。本发明在铁电电容中的铁电介质层生长前引入一层反铁电介质层，利用反铁电层作为种子层时，为铁电介质层提供结晶模板，从而提高铁电相占比更高，提升剩余极化强度进而提升存储窗口；同时利用反铁电层作为界面层时，具有比其他相更低的表面能和更稳定的电极接触界面，降低界面缺陷、漏电流，降低氧空位浓度，抑制电学循环过程中氧空位的生成，改善了耐久性，提升了存储器的可靠性。有利于铁电随机存储器的低功耗高性能高可靠性应用。
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公开(公告)号：CN119815830A
公开(公告)日：2025-04-11
申请号：CN202411932425.6
申请日：2024-12-26
Applicant: 北京大学
IPC: H10B12/00
Abstract: 本发明提供了一种三维存储器结构及其集成方法，属于半导体技术领域。本发明存储器结构由多个单元结构自下而上堆叠组成，每个单元结构包括一种环栅低功耗双向导通器件作为存储器的写入管和一种环沟道高性能器件作为存储器的读出管，写入管的源端同时作为读出管的栅端，实现写入管和读出管在水平方向上的连接；本发明存储器结构同时实现保持时间长、读出速度快、功耗低等优势，且在有限的面积内实现多层存储单元的堆叠，增加存储密度；本发明方法使得存储结构中的多个重复性单元结构共用光刻、刻蚀、离子注入、退火等工艺步骤，显著降低了存储结构中每比特存储信息的工艺成本。
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公开(公告)号：CN118298871A
公开(公告)日：2024-07-05
申请号：CN202410429339.7
申请日：2024-04-10
Applicant: 北京大学
IPC: G11C11/412 , G11C11/417 , G11C11/22 , G11C5/14
Abstract: 本发明公开一种基于铁电场效应晶体管的非易失性静态随机存取存储器，属于新型存储与计算技术领域。nvSRAM阵列中的nvSRAM单元由两个交叉耦合反相器和两个n型MOSFET传输管组成，其中反相器由互补的MOSFET和FeFET(即p型MOSFET和n型FeFET，n型MOSFET和p型FeFET)或互补的FeFET组成。本发明可以实现原位数据备份和自发数据恢复，仅需要6个晶体管，将nvSRAM的硬件开销降低到理论最低，提升了nvSRAM的面积效率，且提高了nvSRAM工作的稳定性和可靠性。
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公开(公告)号：CN114093397B
公开(公告)日：2024-05-24
申请号：CN202111387996.2
申请日：2021-11-22
Applicant: 北京大学
Abstract: 本发明提出了一种抑制铁电晶体管FeFET涨落的写操作方法，属于神经网络加速器领域。该方法利用FeFET源端电压负反馈机制，与写操作通路的NMOS(N1)和读操作通路的NMOS(N2)连接；FeFET的栅端作为编程(或擦除)端口，漏端连接于电源电压VDD，源端与N1和N2的漏端相连；N1和N2的源端连接于GND；读操作时，N1关断N2导通，提取FeFET沟道电导；写操作时，N1的栅电压固定，N2关断，则FeFET和N1构成源跟随负反馈写操作通路，FeFET的VGS随着极化翻转而自适应动态改变，抑制FeFET写操作涨落。本发明降低硬件开销和能耗，有利于高精度低功耗神经网络加速器芯片实现。
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