一种低压差稳压器
    4.
    发明公开

    公开(公告)号:CN115469706A

    公开(公告)日:2022-12-13

    申请号:CN202211085702.5

    申请日:2022-09-06

    Abstract: 本发明涉及一种低压差稳压器,该低压差稳压器包括第一带隙基准源电路、误差放大器、P型传输管、电阻RF1、电阻RF2、电容C0;第一带隙基准源电路,用于产生与温度无关的基准电压信号,电压信号连接至误差放大器的负输入端,误差放大器的输出端连接P型传输管的栅极;误差放大器的供电端和P型传输管的源端、衬底均连接至电源VDD,P型传输管的漏端同时连接电阻RF1和电容C0的一端,电阻RF1的另一端连接误差放大器的正输入端和电阻RF2,电阻RF2的另一端和电容C0的另一端接地。

    一种高速视频电路多通道融合与数据混编传输系统及方法

    公开(公告)号:CN107743183B

    公开(公告)日:2020-05-12

    申请号:CN201710851545.7

    申请日:2017-09-20

    Abstract: 本发明公开了一种高速视频电路多通道融合与数据混编传输系统及方法。其中,该系统包括:高速串行数据接收模块、数据混编合成模块和通道数据融合模块;其中,所述高速串行数据接收模块接收焦面电路发送的若干路串行数字信号进行串并转换得到若干路并行数字信号;所述数据混编合成模块接收若干路并行数字信号,并截取若干路并行数字信号的有效像元量化位数重新编码得到若干路混编后数字信号;所述通道数据融合模块接收若干路混编后数字信号,按照数传格式要求添加辅助数据并且排序后进行通道融合合成一路数字信号。本发明减少了数字传输中的误码,提高了图像信噪比和数据传输效率,并且减少了电路规模,提高了资源利用率。

    一种高等级DDR供电电路
    7.
    发明授权

    公开(公告)号:CN104076896B

    公开(公告)日:2016-09-21

    申请号:CN201410286180.4

    申请日:2014-06-24

    Abstract: 一种高等级DDR供电电路,通过在高等级LDO电源转换芯片地管脚与电路板地平面间添加并联电阻,抬高高等级LDO电源转换芯片地管脚相对于电路板地平面的参考电平,从而将高等级LDO电源转换芯片输出电平抬高为所需电平,高等级LDO电源转换芯片输出电平通过两对磁珠隔离为DDR_VTT和DDR_VREF输出给下级电路。该发明方法应用于工业级以上高等级(军级、宇航级)DDR的VREF、VTT电源供配电设计,通过该发明方法,可以使用通用高等级LDO电源转换芯片完成基于高等级DDR的硬件电路设计,解决了因为缺少高等级专用DDR供电电源芯片从而无法完成高等级DDR的VREF、VTT供配电设计的问题。

    一种超大面阵CMOS相机多路高速信号的同步时钟系统

    公开(公告)号:CN104836573A

    公开(公告)日:2015-08-12

    申请号:CN201510218263.4

    申请日:2015-04-30

    Abstract: 一种超大面阵CMOS相机多路高速信号的同步时钟系统,包括工作晶振、参考晶振、T个压控晶振、可编程逻辑器件FPGA、T个带锁相环功能的时钟管理芯片、T个环路滤波器,T为正整数,每一个时钟管理芯片与一个参考晶振、压控晶振构、环路滤波器构成一个锁相环;对于每一个锁相环,根据输入的分频控制量,对压控晶振的输出频率进行分频,产生R+1路数据同步时钟。本发明系统采用一个参考晶振输出同源参考频率,这样可以输出T*R路相位一致的同步时钟,解决多路信号的时钟同步问题;同时,采用时钟管理芯片为FPGA提供工作时钟并用对应的时钟处理相应的图像数据,可以保证FPGA的输出时钟和数据相位的完全同步。

    一种基于时钟管理器和FPGA的串行/解串器时钟源

    公开(公告)号:CN104267638A

    公开(公告)日:2015-01-07

    申请号:CN201410484193.2

    申请日:2014-09-19

    CPC classification number: G05B19/042

    Abstract: 本发明公开了一种基于时钟管理器和FPGA的串行/解串器时钟源,其工作原理为:FPGA接收背板传输来的主备份时钟信号,由于所采用时钟管理器本身的特点,上电后,FPGA可以输出主备份的时钟信号给第一时钟管理器和第二时钟管理器,第一时钟管理器和第二时钟管理器配置成功后,可以输出同相或不同相位频率的时钟,本发明中FPGA输出8路时钟信号给SerDes,第一时钟管理器和第二时钟管理器输出共8路时钟信号给SerDes,FPGA输出的时钟与两片时钟管理器输出的时钟构成主备份关系,实际工作中可以根据调试结果选择最终的时钟来源,方便设计的灵活性、提高设计的可靠性。

    一种用于CMOS图像传感器的高速高精度斜坡生成模块

    公开(公告)号:CN115955613B

    公开(公告)日:2025-03-07

    申请号:CN202211436544.3

    申请日:2022-11-16

    Abstract: 本发明涉及一种用于CMOS图像传感器的高速高精度斜坡生成模块,属于CMOS图像传感器领域;包括2N+2M个电流舵单元、单向斜坡控制模块、电阻Rload、电阻Rdummy、电容Cfilter;其中,单向斜坡控制模块设置有2N+2M控制信号输出端,每个输出端分别连接在对应1个电流舵单元的2个输入端;每个电流舵单元的一个输出端连接电阻Rdummy后接地,另一个输出端与斜坡参考电压输出点Vout连接;斜坡参考电压输出点Vout分别与电阻Rload和电容Cfilter并联;实现台阶形式的信号经过滤波生成斜坡;本发明可消除输出点的毛刺glitch电压,进而提升整体读出电路的噪声、微分非线性、积分非线性性能,并可降低不同芯片之间的斜坡偏差。

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