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公开(公告)号：CN117317025A
公开(公告)日：2023-12-29
申请号：CN202311589953.1
申请日：2023-11-27
Applicant: 北京智芯微电子科技有限公司 , 中国科学院半导体研究所 , 国网重庆市电力公司营销服务中心 , 国家电网有限公司
IPC: H01L29/78 , H01L29/06 , H01L21/336
Abstract: 本发明涉及半导体领域，提供一种碳化硅MOSFET器件及制造方法、功率芯片。碳化硅MOSFET器件包括：碳化硅衬底、形成于碳化硅衬底的第一导电类型外延层和第二导电类型保护层、栅极、源极以及漏极，第二导电类型保护层包括第一保护层和第二保护层，第一保护层包括纵向延伸区和横向延伸区，第一保护层的纵向延伸区与源极相接，第一保护层的横向延伸区横向延伸至第一导电类型外延层，第二保护层与第一保护层的纵向延伸区横向相接，第二保护层通过沟道区与源极相连，在第一保护层和第二保护层的作用下使第一导电类型外延层内形成纵向耗尽和横向耗尽的漂移区。本发明可以提高器件击穿电压同时降低导通电阻，提升器件的动态可靠性。
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公开(公告)号：CN119653782A
公开(公告)日：2025-03-18
申请号：CN202411678886.5
申请日：2024-11-22
Applicant: 北京智芯微电子科技有限公司 , 中国科学院半导体研究所
IPC: H10D1/66 , H10D12/00 , H10D12/01 , H10D30/01 , H10D30/60 , H10D64/27 , H10D64/68 , H10D62/10 , H10D62/83
Abstract: 本发明提供一种抗击穿碳化硅基MOS器件及其制备方法，器件包括：碳化硅外延基片；叠栅结构，包括堆叠的第一栅极氧化物层和第二栅极氧化物层，碳化硅外延基片的第一表面上堆叠有至少两个叠栅结构，第一栅极氧化物层靠近第一表面，第二栅极氧化物层远离第一表面，第一栅极氧化物1的介电常数小于第二栅极氧化物层的介电常数；其中，至少两个叠栅结构被配置为在正负栅压偏置保护栅极氧化物电场，且降低栅极FN遂穿漏电流。
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公开(公告)号：CN119677149A
公开(公告)日：2025-03-21
申请号：CN202411678978.3
申请日：2024-11-22
Applicant: 北京智芯微电子科技有限公司 , 中国科学院半导体研究所
Abstract: 本发明提供一种碳化硅基金属氧化物半导体场效应晶体管及方法，包括：衬底；第一n型外延层和第二n型外延层，依次层叠于衬底的第一表面，第一n型外延层和第二n型外延层中部形成有贯通的沟槽；第一p型保护层，设于沟槽中；第二p型保护层，设于第二n型外延层中沟槽两侧的第一区域，第一区域与沟槽间隔预设距离；其中，碳化硅基金属氧化物半导体场效应晶体管在施压情况下，第一n型外延层、第二n型外延层与第一p型保护层、第二p型保护层之间形成耗尽区，以阻断电压。通过引入第一p型保护层和第二P型保护层，形成双P型保护层与“柱”型屏蔽层，器件的漂移区实现了更加充分的耗尽效应，提升了耐压能力和阻断效率。
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公开(公告)号：CN117317025B
公开(公告)日：2024-03-08
申请号：CN202311589953.1
申请日：2023-11-27
Applicant: 北京智芯微电子科技有限公司 , 中国科学院半导体研究所 , 国网重庆市电力公司营销服务中心 , 国家电网有限公司
IPC: H01L29/78 , H01L29/06 , H01L21/336
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公开(公告)号：CN119008694A
公开(公告)日：2024-11-22
申请号：CN202411007660.2
申请日：2024-07-25
Applicant: 北京智芯微电子科技有限公司 , 中国科学院半导体研究所 , 国网重庆市电力公司营销服务中心 , 国家电网有限公司
IPC: H01L29/78 , H01L29/06 , H01L23/31 , H01L21/336
Abstract: 本发明涉及半导体领域，提供一种宽禁带MOSFET器件及制造方法。所述宽禁带MOSFET器件包括：碳化硅衬底、碳化硅漂移区、沟道区、源区、栅极结构、漏极以及第一保护层，碳化硅漂移区形成于碳化硅衬底的表面，沟道区及源区形成于碳化硅漂移区的表面；第一保护层包括两个倾斜结构，两个倾斜结构分别位于碳化硅漂移区的两侧；所述倾斜结构包括倾斜部和水平部，倾斜部与源区和碳化硅漂移区的侧壁相接，水平部延伸至碳化硅漂移区的底部，倾斜部相较于水平部的倾斜角度为钝角。本发明的第一保护区为斜角形态，保护区的边界更平缓、圆滑，更容易实现碳化硅漂移区内的横向耗尽，不容易被击穿，可提高器件的耐压性能。
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Patent Agency Ranking
公开(公告)号：CN117637607A
公开(公告)日：2024-03-01
申请号：CN202410099445.3
申请日：2024-01-24
Applicant: 北京智芯微电子科技有限公司 , 北京芯可鉴科技有限公司
IPC: H01L21/768 , H01L29/06 , H01L29/78 , H01L21/336
Abstract: 本公开涉及半导体制造技术领域，具体涉及一种超结半导体的自对准接触槽形成方法及超结半导体结构，所述方法包括：在第一内介质层、栅极层、栅极氧化层与体区对应的位置形成沟槽；在所述体区中形成源区；形成第二内介质层，所述第二内介质层覆盖所述第一内介质层上表面、所述沟槽侧壁和所述沟槽底部；去除所述第一内介质层上表面和所述沟槽底部的所述第二内介质层，保留所述沟槽侧壁的所述第二内介质层，形成接触槽。本公开的方案可以在保证接触槽位于两个源区中间位置的基础上，省去一张接触槽工艺专用的光罩，解决传统接触槽形成工艺中光刻工艺的套刻偏离的技术问题，达到节省成本和提高超结半导体制造良品率的技术效果。
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公开(公告)号：CN116646252A
公开(公告)日：2023-08-25
申请号：CN202310928114.1
申请日：2023-07-27
Applicant: 北京智芯微电子科技有限公司 , 北京芯可鉴科技有限公司
IPC: H01L21/336 , H01L21/28 , H01L29/423 , H01L29/06 , H01L29/78
Abstract: 本发明提供一种超级结器件的制造方法、超级结器件、芯片和电路，涉及半导体技术领域。该制造方法包括：提供具有外延层的衬底，所述衬底和所述外延层具有第一导电类型，且所述衬底为重掺杂；利用深沟槽光罩在外延层内形成深沟槽填充区，所述深沟槽填充区具有与所述第一导电类型不同的第二导电类型；其中，所述深沟槽填充区与两侧的外延层形成超级结结构；在所述深沟槽顶部形成体区刻蚀沟槽；在所述体区刻蚀沟槽内填充具有第二导电类型的填充材料，形成体区；在所述体区两侧的外延层表面形成栅氧和平面栅结构，形成所述超级结器件。通过本发明提供的方法，形成浓度均匀，并且范围精确的体区，准确控制超级结器件沟道长度和阈值电压。
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公开(公告)号：CN118248739B
公开(公告)日：2024-10-18
申请号：CN202410669075.2
申请日：2024-05-28
Applicant: 北京智芯微电子科技有限公司 , 国网重庆市电力公司营销服务中心 , 国家电网有限公司
IPC: H01L29/78 , H01L29/40 , H01L21/336
Abstract: 本发明涉及半导体领域，提供一种横向半导体器件及制造方法。横向半导体器件包括半导体衬底、阱区、漂移区、源区、漏区、栅极，以及位于漂移区一侧的浮空场板结构；浮空场板结构包括形成于半导体衬底上的级联的多晶硅场板，级联的多晶硅场板中相邻两级的多晶硅场板之间通过层间介质层相连，第一级多晶硅场板与栅极相连，最后一级多晶硅场板与漏极相连。本发明在漂移区侧向增加级联的多晶硅场板结构，通过级联的多晶硅场板将栅极与漏极连接起来，从而调制漂移区表面及内部的电场，使漂移区的电场峰值得到有效降低，击穿电压得到提高，同时衬底辅助耗尽效应得以减弱，漂移区离子掺杂工艺窗口得以扩展，降低了横向半导体器件的制造难度。
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公开(公告)号：CN118588746A
公开(公告)日：2024-09-03
申请号：CN202410750007.9
申请日：2024-06-12
Applicant: 北京智芯微电子科技有限公司
Abstract: 本公开涉及半导体集成电路制造技术领域，具体涉及半导体结构的制造方法、半导体结构、芯片和电子设备，所述方法包括在第一导电类型的掺杂衬底上形成第一导电类型的掺杂外延层；在掺杂外延层中的沟槽外围形成第二导电类型的第一掺杂区，第二导电类型与第一导电类型相反；在沟槽中形成第二导电类型的第二掺杂区，第二掺杂区的掺杂浓度高于第一掺杂区的掺杂浓度；在第一掺杂区和第二掺杂区上方形成第二导电类型的体区；在体区中形成接触区，体区除第一和第二掺杂区正上方以外部分的掺杂浓度低于第二掺杂区的掺杂浓度，高于第一掺杂区的掺杂浓度。本公开解决了半导体结构中寄生二极管反向恢复过硬，反向峰值电流过大，导致器件可靠性大大降低的问题。
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公开(公告)号：CN118248739A
公开(公告)日：2024-06-25
申请号：CN202410669075.2
申请日：2024-05-28
Applicant: 北京智芯微电子科技有限公司 , 国网重庆市电力公司营销服务中心 , 国家电网有限公司
IPC: H01L29/78 , H01L29/40 , H01L21/336
Abstract: 本发明涉及半导体领域，提供一种横向半导体器件及制造方法。横向半导体器件包括半导体衬底、阱区、漂移区、源区、漏区、栅极，以及位于漂移区一侧的浮空场板结构；浮空场板结构包括形成于半导体衬底上的级联的多晶硅场板，级联的多晶硅场板中相邻两级的多晶硅场板之间通过层间介质层相连，第一级多晶硅场板与栅极相连，最后一级多晶硅场板与漏极相连。本发明在漂移区侧向增加级联的多晶硅场板结构，通过级联的多晶硅场板将栅极与漏极连接起来，从而调制漂移区表面及内部的电场，使漂移区的电场峰值得到有效降低，击穿电压得到提高，同时衬底辅助耗尽效应得以减弱，漂移区离子掺杂工艺窗口得以扩展，降低了横向半导体器件的制造难度。
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