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公开(公告)号：CN119677149A
公开(公告)日：2025-03-21
申请号：CN202411678978.3
申请日：2024-11-22
Applicant: 北京智芯微电子科技有限公司 , 中国科学院半导体研究所
Abstract: 本发明提供一种碳化硅基金属氧化物半导体场效应晶体管及方法，包括：衬底；第一n型外延层和第二n型外延层，依次层叠于衬底的第一表面，第一n型外延层和第二n型外延层中部形成有贯通的沟槽；第一p型保护层，设于沟槽中；第二p型保护层，设于第二n型外延层中沟槽两侧的第一区域，第一区域与沟槽间隔预设距离；其中，碳化硅基金属氧化物半导体场效应晶体管在施压情况下，第一n型外延层、第二n型外延层与第一p型保护层、第二p型保护层之间形成耗尽区，以阻断电压。通过引入第一p型保护层和第二P型保护层，形成双P型保护层与“柱”型屏蔽层，器件的漂移区实现了更加充分的耗尽效应，提升了耐压能力和阻断效率。
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公开(公告)号：CN118248739B
公开(公告)日：2024-10-18
申请号：CN202410669075.2
申请日：2024-05-28
Applicant: 北京智芯微电子科技有限公司 , 国网重庆市电力公司营销服务中心 , 国家电网有限公司
IPC: H01L29/78 , H01L29/40 , H01L21/336
Abstract: 本发明涉及半导体领域，提供一种横向半导体器件及制造方法。横向半导体器件包括半导体衬底、阱区、漂移区、源区、漏区、栅极，以及位于漂移区一侧的浮空场板结构；浮空场板结构包括形成于半导体衬底上的级联的多晶硅场板，级联的多晶硅场板中相邻两级的多晶硅场板之间通过层间介质层相连，第一级多晶硅场板与栅极相连，最后一级多晶硅场板与漏极相连。本发明在漂移区侧向增加级联的多晶硅场板结构，通过级联的多晶硅场板将栅极与漏极连接起来，从而调制漂移区表面及内部的电场，使漂移区的电场峰值得到有效降低，击穿电压得到提高，同时衬底辅助耗尽效应得以减弱，漂移区离子掺杂工艺窗口得以扩展，降低了横向半导体器件的制造难度。
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公开(公告)号：CN115629283B
公开(公告)日：2024-05-10
申请号：CN202210995869.9
申请日：2022-08-18
Applicant: 北京芯可鉴科技有限公司 , 北京智芯微电子科技有限公司
IPC: G01R31/26
Abstract: 本发明涉及电路部件的测评领域，公开了一种用于对电路中的组成部件进行测评的方法和装置及电路，该方法包括：针对电路的第一组成部件支路或第二组成部件支路中的任一组成部件，根据以下内容进行测评且在进行测评之前第一组成部件支路和第二组成部件支路处于正向不导通的状态：控制测评组成部件支路正向导通且持续第一预设时间，以对充放电模块进行充电；控制测评组成部件支路正向不导通且持续第二预设时间，以使得充放电模块进行放电；获取被测评的组成部件的测评参数；以及根据所获取的测评参数和预设测评参数，判断被测评的组成部件的状态，以对被测评的组成部件进行测评。籍此，实现了无需拆卸组成部件即可对组成部件进行测评。
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公开(公告)号：CN115078954B
公开(公告)日：2022-10-25
申请号：CN202210994071.2
申请日：2022-08-18
Applicant: 北京芯可鉴科技有限公司 , 北京智芯微电子科技有限公司
Abstract: 本发明涉及电路部件的测评领域，公开了一种用于对电路中的组成部件进行测评的方法和装置及电路，该方法包括：针对电路中的任一组成部件，根据以下内容进行测评且进行测评之前六个支路处于正向不导通的状态：控制被测评的组成部件所在的支路和被测评的组成部件的对侧支路正向导通且持续第一预设时间；控制被测评的组成部件所在的支路正向不导通但被测评的组成部件的对侧支路正向导通且持续第二预设时间，以使得两者进行放电；获取被测评的组成部件的测评参数；以及根据所获取的测评参数和预设测评参数，判断被测评的组成部件的状态，以对被测评的组成部件进行测评。藉此，实现了无需将组成部件拆卸下来即可对组成部件进行测评。
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公开(公告)号：CN115224024A
公开(公告)日：2022-10-21
申请号：CN202211124223.X
申请日：2022-09-15
Applicant: 北京芯可鉴科技有限公司 , 北京智芯微电子科技有限公司
IPC: H01L27/06 , H01L27/02 , H01L29/06 , H01L29/78 , H01L29/739 , H01L21/336 , H01L21/331 , H01L23/64
Abstract: 本申请涉及半导体领域，提供一种集成栅漏电容的超结器件及制造方法。所述超结器件包括：有源区和终端区，所述有源区包括源极、栅极和体区，所述终端区包括截止环区，所述终端区集成有平板电容结构；所述平板电容结构与所述栅极以及所述截止环区相连，所述平板电容结构作为超结器件的栅漏电容。本申请在终端区集成与栅极和截止环区相连的平板电容结构，该平板电容结构作为栅漏电容，可以减小超结器件电容的非线性特性，从而增加栅极驱动对超结器件栅极的可控性，减缓超结器件的电压、电流振铃，防止电压击穿损坏器件，改善了器件的EMI品质。
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Patent Agency Ranking
公开(公告)号：CN114823531A
公开(公告)日：2022-07-29
申请号：CN202210722208.9
申请日：2022-06-24
Applicant: 北京芯可鉴科技有限公司 , 北京智芯微电子科技有限公司
IPC: H01L21/8234 , H01L27/088 , H01L29/06
Abstract: 本发明提供一种超级结器件的制造方法、超级结器件、芯片和电路，属于半导体技术领域，制造方法包括：提供具有外延层的衬底，所述衬底和所述外延层具有第一导电类型，且所述衬底为重掺杂；在所述外延层的上表面定义刻蚀区域；根据所述刻蚀区域，利用刻蚀工艺在所述外延层内形成沟槽；通过外延填充在所述沟槽内形成具有第二导电类型的填充区，所述填充区与相邻的外延层区域构成超级结，其中，所述填充区的杂质浓度按照由下至上的方向依次递减；形成栅极和体区，所述体区位于所述填充区的顶部，所述栅极位于所述外延层的上表面并覆盖部分体区。通过本发明提供的方法，能够保证超级结实现电荷平衡，提高击穿电压。
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公开(公告)号：CN114512537A
公开(公告)日：2022-05-17
申请号：CN202210411916.0
申请日：2022-04-19
Applicant: 北京芯可鉴科技有限公司 , 北京智芯微电子科技有限公司
IPC: H01L29/06 , H01L21/331 , H01L29/739
Abstract: 本发明实施例提供一种绝缘栅双极型晶体管IGBT的制造方法，属于芯片技术领域。所述绝缘栅双极型晶体管IGBT的制造方法包括：在第一类材料衬底的正面形成所述IGBT的基础结构；在所述基础结构表面沉积第二类材料薄膜；在所述第二类材料薄膜表面沉积层间介质层薄膜，以形成待刻蚀结构；通过接触孔刻蚀工艺，并通过预选的对第三类材料和第二类材料具有高选择比的气体、及预选的对第二类材料和第一类材料具有高选择比的气体，对所述待刻蚀结构进行接触孔刻蚀，形成接触孔槽。本发明实施例可以提高单晶片内各区域的接触孔刻蚀深度均一性，并使得IGBT器件在抗闩锁性能上更加稳定。
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公开(公告)号：CN119008694A
公开(公告)日：2024-11-22
申请号：CN202411007660.2
申请日：2024-07-25
Applicant: 北京智芯微电子科技有限公司 , 中国科学院半导体研究所 , 国网重庆市电力公司营销服务中心 , 国家电网有限公司
IPC: H01L29/78 , H01L29/06 , H01L23/31 , H01L21/336
Abstract: 本发明涉及半导体领域，提供一种宽禁带MOSFET器件及制造方法。所述宽禁带MOSFET器件包括：碳化硅衬底、碳化硅漂移区、沟道区、源区、栅极结构、漏极以及第一保护层，碳化硅漂移区形成于碳化硅衬底的表面，沟道区及源区形成于碳化硅漂移区的表面；第一保护层包括两个倾斜结构，两个倾斜结构分别位于碳化硅漂移区的两侧；所述倾斜结构包括倾斜部和水平部，倾斜部与源区和碳化硅漂移区的侧壁相接，水平部延伸至碳化硅漂移区的底部，倾斜部相较于水平部的倾斜角度为钝角。本发明的第一保护区为斜角形态，保护区的边界更平缓、圆滑，更容易实现碳化硅漂移区内的横向耗尽，不容易被击穿，可提高器件的耐压性能。
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公开(公告)号：CN117612935A
公开(公告)日：2024-02-27
申请号：CN202410097708.7
申请日：2024-01-24
Applicant: 北京智芯微电子科技有限公司 , 北京芯可鉴科技有限公司
IPC: H01L21/266 , H01L29/06 , H01L29/08
Abstract: 本公开涉及半导体制造技术领域，具体涉及一种超结半导体的源区自对准注入方法及超结半导体结构，所述方法包括：在栅极层和栅极氧化层与体区对应的位置形成沟槽；形成第一牺牲层，所述第一牺牲层覆盖所述栅极层上表面、所述沟槽侧壁和所述沟槽底部；去除所述栅极层上表面和所述沟槽底部的第一牺牲层，保留所述沟槽侧壁的第一牺牲层；形成第二牺牲层，所述第二牺牲层填充所述沟槽，并覆盖所述栅极层和所述沟槽；去除覆盖所述栅极层和所述沟槽的第二牺牲层，保留所述沟槽内的所述第二牺牲层。本公开方案能够解决源区注入区域形成工艺中光刻工艺套刻偏离的技术问题，达到节省一张源区注入工艺的专用光罩，并提高制造良品率的技术效果。
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公开(公告)号：CN117476468A
公开(公告)日：2024-01-30
申请号：CN202311799050.6
申请日：2023-12-26
Applicant: 北京智芯微电子科技有限公司 , 北京芯可鉴科技有限公司
IPC: H01L21/336 , H01L29/06 , H01L29/78
Abstract: 本公开涉及功率半导体器件技术领域，具体涉及一种超结结构及其制造方法、超结半导体器件和半导体结构。所述超结结构的制造方法，包括以下步骤：在衬底上依次形成第一外延层和第二外延层；形成多个沟槽，沟槽至少包括位于第二外延层中的第一部分，从而形成多个第二外延柱；在多个沟槽中填充第一外延层材料以形成多个第一外延柱，从而得到第一外延柱和第二外延柱交替排列的超结结构。本公开通过在一个超结结构内实现高度一致的第二外延柱，提高了每个超结结构的耐压能力，使得所述超结结构可以承受更高的电压，保持更低的导通电阻和更高的效率，在电力转换或传输过程中能更好地保持稳定性。
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