一种高电源抑制比和高抗干扰能力的基准电路

    公开(公告)号:CN112416047B

    公开(公告)日:2022-05-24

    申请号:CN202011126043.6

    申请日:2020-10-20

    Abstract: 本发明公开了一种高电源抑制比和高抗干扰能力的基准电路,包括:偏置电路、预处理电路、基准核心电路、运算放大器和输出级;其中,偏置电路产生偏置电压,用于预处理电路和运算放大器;预处理电路产生初级的不受输入电压影响的稳定电压,将稳定电压输出给基准核心电路和运算放大器;基准核心电路产生零温电压,将零温电压输出给输出级和运算放大器;运算放大器电路使得三极管集电极电压相等,使得基准核心电路正常工作;输出级通过电阻分压,产生不同的基准电压。本发明通过采用偏置电路,进行合理的结构设计,同时引入预处理电路,产生受电源电压影响较小的初级电压,提高低频和高频下的电源抑制比。在敏感节点加入滤波电路,提高抗干扰能力。

    抗SET加固的鉴频鉴相器
    5.
    发明公开

    公开(公告)号:CN119696571A

    公开(公告)日:2025-03-25

    申请号:CN202411668054.5

    申请日:2024-11-21

    Abstract: 本发明属于电子器件领域,具体涉及了一种抗SET加固的鉴频鉴相器,旨在解决现有的SET注入会改变PFD的输出逻辑状态,后级电路得到错误的相位差指示信号的问题。本发明包括:第一级单元的输出UP信号和输出DOWN信号作为输入控制逻辑的输入,输入控制逻辑输出四个指示信号;第一输出控制逻辑的输入为四个指示信号,输出为第一导通控制信号;第二级单元分别对UP信号和DOWN信号进行上升沿采样,输出两个指示信号;相位选择器的输入为参考时钟信号、反馈时钟信号和两个指示信号,其输出为第二输出控制逻辑的输入,第二输出控制逻辑输出第二导通控制信号。本发明在SET注入时不改变输出逻辑状态,后级得到正确的相位差指示信号。

    一种高电源抑制比和高抗干扰能力的基准电路

    公开(公告)号:CN112416047A

    公开(公告)日:2021-02-26

    申请号:CN202011126043.6

    申请日:2020-10-20

    Abstract: 本发明公开了一种高电源抑制比和高抗干扰能力的基准电路,包括:偏置电路、预处理电路、基准核心电路、运算放大器和输出级;其中,偏置电路产生偏置电压,用于预处理电路和运算放大器;预处理电路产生初级的不受输入电压影响的稳定电压,将稳定电压输出给基准核心电路和运算放大器;基准核心电路产生零温电压,将零温电压输出给输出级和运算放大器;运算放大器电路使得三极管集电极电压相等,使得基准核心电路正常工作;输出级通过电阻分压,产生不同的基准电压。本发明通过采用偏置电路,进行合理的结构设计,同时引入预处理电路,产生受电源电压影响较小的初级电压,提高低频和高频下的电源抑制比。在敏感节点加入滤波电路,提高抗干扰能力。

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