公开(公告)号：CN118606940B

公开(公告)日：2025-03-07

申请号：CN202410654489.8

申请日：2024-05-24

Applicant: 北京时代民芯科技有限公司 ,  北京微电子技术研究所

Inventor： 肖克 ,  陈雷 ,  张彦龙 ,  王硕 ,  周婧 ,  张雪婷

IPC: G06F21/56 ,  G06F21/76 ,  G06N3/042 ,  G06N3/08 ,  G06F18/214 ,  G06F18/241 ,  G06N3/0464 ,  G06F17/16

Abstract: 本发明属于木马检测领域，具体涉及了一种基于图神经网络的面向FPGA网表的木马检测方法，旨在解决当前的技术中缺乏有效的木马检测机制的问题。本发明包括：用HDL描述数字逻辑和系统架构得到HDL代码；由EDA工具将HDL代码转换为门级表示，将门级表示的逻辑块分配到FPGA芯片上并规划连接并生成比特流文件；将比特流文件下载到所述FPGA芯片并得到FPGA的网表文件；将网表文件转换为原始有向图；设定原始有向图中节点的木马特征，进一步将原始有向图提取特征得到特征有向图；平衡特征有向图中的恶意逻辑节点与正常节点；使用图卷积网络对平衡有向图的节点进行分类，得到木马检测结果。本发明能有精确的检测出木马。

公开(公告)号：CN118606940A

公开(公告)日：2024-09-06

申请号：CN202410654489.8

申请日：2024-05-24

Applicant: 北京时代民芯科技有限公司 ,  北京微电子技术研究所

Inventor： 肖克 ,  陈雷 ,  张彦龙 ,  王硕 ,  周婧 ,  张雪婷

IPC: G06F21/56 ,  G06F21/76 ,  G06N3/042 ,  G06N3/08 ,  G06F18/214 ,  G06F18/241 ,  G06N3/0464 ,  G06F17/16

Abstract: 本发明属于木马检测领域，具体涉及了一种基于图神经网络的面向FPGA网表的木马检测方法，旨在解决当前的技术中缺乏有效的木马检测机制的问题。本发明包括：用HDL描述数字逻辑和系统架构得到HDL代码；由EDA工具将HDL代码转换为门级表示，将门级表示的逻辑块分配到FPGA芯片上并规划连接并生成比特流文件；将比特流文件下载到所述FPGA芯片并得到FPGA的网表文件；将网表文件转换为原始有向图；设定原始有向图中节点的木马特征，进一步将原始有向图提取特征得到特征有向图；平衡特征有向图中的恶意逻辑节点与正常节点；使用图卷积网络对平衡有向图的节点进行分类，得到木马检测结果。本发明能有精确的检测出木马。

公开(公告)号：CN117786769A

公开(公告)日：2024-03-29

申请号：CN202311667489.3

申请日：2023-12-06

Applicant: 北京时代民芯科技有限公司 ,  北京微电子技术研究所

Inventor： 张雪婷 ,  陈雷 ,  周婧 ,  王硕 ,  张彦龙 ,  田春生 ,  肖克 ,  张瑶伟 ,  周冲 ,  庞永江 ,  郭涛 ,  杜忠

IPC: G06F21/76 ,  G06F21/57 ,  G06F21/55

Abstract: 本发明公开了一种面向FPGA芯片的硬件木马检测系统，包括：综合模块、子模块划分模块、仿真模块、木马检测模块和验证文件生成模块；其中，综合模块，对输入的待检测FPGA设计进行存储、读取、调用和综合处理，输出综合后网表文件；子模块划分模块，将输入的综合后网表文件进行处理，生成待检测子模块文件；仿真模块，根据外部输入的线性反馈位移寄存器文件和仿真库文件，以及子模块划分模块输出的待检测子模块设计文件，生成仿真结果文件；木马检测模块，根据仿真结果文件，生成检测结果；验证文件生成模块，根据检测结果，检测是否存在木马节点，若是，则生成用于验证木马节点的断言文件并输出；若否，则结束。

公开(公告)号：CN119849392A

公开(公告)日：2025-04-18

申请号：CN202411812271.7

申请日：2024-12-10

Applicant: 北京时代民芯科技有限公司 ,  北京微电子技术研究所

Inventor： 冯涵旭 ,  陈雷 ,  王硕 ,  周婧 ,  田春生 ,  庞永江 ,  肖克 ,  步远航 ,  王卓立 ,  马筱婧 ,  张瑶伟 ,  周冲

IPC: G06F30/327 ,  G06N3/006 ,  G06N5/04

Abstract: 本发明提供了一种基于遗传算法的调试信号选择方法，包括：解析目标电路门级网表，将网表中所有寄存器按顺序进行二进制编码，一个二进制编码作为一个基因，形成基因库；根据拟选择调试信号数量、基因库和种群规模，随机初始化种群，并确定初始化种群中每个个体的恢复率；对初始化种群中的个体进行选择、交叉、变异以生成新种群；确定新种群中每个个体的恢复率，判断是否满足停止条件；若满足停止条件，选择恢复率最高个体的基因组合作为拟选择调试信号，若不满足停止条件，则重复初始化种群及种群中个体选择、交叉、变异过程，至满足停止条件。本发明解决了现有调试信号选择方法中存在的选择出的调试信号组可恢复程度不高以及运行速度慢的问题。

公开(公告)号：CN118797637A

公开(公告)日：2024-10-18

申请号：CN202410779262.6

申请日：2024-06-17

Applicant: 北京微电子技术研究所

Inventor： 肖克 ,  张彦龙 ,  王硕 ,  周婧 ,  张雪婷 ,  田春生 ,  杜忠

IPC: G06F21/56 ,  G06F30/34

Abstract: 本发明属于硬件安全技术领域，具体涉及了一种面向FPGA木马检测的可测试性值计算方法和系统，旨在解决现有的FPGA综合网表的可测试性值获取方法无法在早期的设计阶段进行计算的问题。本发明包括：初始化FPGA综合网表的全部节点，获得初始网表；对初始网表的所有主输入I置CC0(I)＝CC1(I)＝1，对初始网表的所有主输出O置CO(O)＝0；对设置好主输入和主输出的初始网表进行拓扑化，获得拓扑化网表；根据拓扑化网表计算拓扑化网表的拓扑次序；基于所述拓扑次序，从主输入开始依次计算各节点的可控性值；基于所述拓扑次序，基于所述可控性值从主输出开始依次计算各节点的可观测性值。本发明能够在FPGA设计的初级阶段就精确计算出网表的可测试性指标，降低了后期修改的成本与风险。