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公开(公告)号：CN117786769A
公开(公告)日：2024-03-29
申请号：CN202311667489.3
申请日：2023-12-06
Applicant: 北京时代民芯科技有限公司 , 北京微电子技术研究所
Abstract: 本发明公开了一种面向FPGA芯片的硬件木马检测系统，包括：综合模块、子模块划分模块、仿真模块、木马检测模块和验证文件生成模块；其中，综合模块，对输入的待检测FPGA设计进行存储、读取、调用和综合处理，输出综合后网表文件；子模块划分模块，将输入的综合后网表文件进行处理，生成待检测子模块文件；仿真模块，根据外部输入的线性反馈位移寄存器文件和仿真库文件，以及子模块划分模块输出的待检测子模块设计文件，生成仿真结果文件；木马检测模块，根据仿真结果文件，生成检测结果；验证文件生成模块，根据检测结果，检测是否存在木马节点，若是，则生成用于验证木马节点的断言文件并输出；若否，则结束。
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公开(公告)号：CN119849400A
公开(公告)日：2025-04-18
申请号：CN202411811231.0
申请日：2024-12-10
Applicant: 北京微电子技术研究所 , 西北工业大学
IPC: G06F30/3315 , G06F30/34 , G06F111/06 , G06F123/02
Abstract: 本发明属于电子设计自动化、静态时序分析领域，具体涉及一种用于FPGA静态时序分析的并行优化方法，旨在解决现有技术中静态时序分析计算效率低、编译时间长的问题。本发明方法包括：根据构建的面向FPGA的STA数据结构对时序图、时序约束进行内存布局优化；任务分解，并将每一层级的节点和边的计算任务分配多个并行内核并行执行、不同层级分配单一CPU线程按顺序执行；在执行时，对时序图进行遍历，标记待更新的节点和边；通过双向遍历计算，获取节点的有效的到达时间、节点的有效的需求时间，确定FPGA时序静态分析中的关键路径，生成FPGA静态时序分析的并行优化报告。本发明提高了静态时序分析中的计算效率，缩短了编译时间。
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公开(公告)号：CN118551373B
公开(公告)日：2025-04-15
申请号：CN202410540554.4
申请日：2024-04-30
Applicant: 北京时代民芯科技有限公司 , 北京微电子技术研究所
Abstract: 本发明公开了一种基于代码混淆技术的Verilog源码保护系统和方法，该系统包括：迭代仲裁器，用于将接收到的Verilog源码逐行输入到词法分析器中；将收到的混淆模式向下传递至仲裁器；词法分析器，用于对Verilog源码中的代码进行分析分类后输出；仲裁器，用于以混淆模式作为参考信息，对标识符进行仲裁后输出；随机混淆器，用于对标识符进行随机混淆处理后输出；格式处理器，用于对所有输入信息进行布局混淆处理后输出；输出器，用于输出混淆后的Verilog代码。本发明能够以很低的复杂度完成大规模Verilog硬件代码的混淆处理，实现对代码的加密处理，可实现对Verilog源码的模块名、输入输出信号、寄存器和连线等信息的隐藏，进而实现对Verilog源代码知识产权的保护。
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公开(公告)号：CN113505560B
公开(公告)日：2023-10-03
申请号：CN202110691125.3
申请日：2021-06-22
Applicant: 北京时代民芯科技有限公司 , 北京微电子技术研究所
IPC: G06F30/394 , G06F30/398
Abstract: 本发明涉及一种FPGA布线拥塞预测方法及系统，包括：首先将FPGA布线拥塞预测问题建模为图像转换问题；根据所述图像转换问题，提取出所需要的特征信息参数；定义循环一致性生成对抗网络模型对所述图像转换问题进行求解，得到布线拥塞预测的结果。通过本发明所设计的FPGA布线拥塞预测方法及系统，可以在布局阶段根据一系列的中间及结果文件，对布线拥塞的结果进行精准预测，从而降低布线迭代所需耗费的时间，进一步提升FPGA EDA工具的工作效率，为FPGA的健康可持续发展提供有力支撑。
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公开(公告)号：CN114879957A
公开(公告)日：2022-08-09
申请号：CN202210302675.6
申请日：2022-03-24
Applicant: 北京时代民芯科技有限公司 , 北京微电子技术研究所
Abstract: 一种利用可扩展标签语言编辑Eclipse界面及调用工具的方法，利用编写好的XML文件对Eclipse界面进行设计开发，生成一个菜单界面，包括：菜单中的层次关系，每个菜单项的图标以及功能函数调用；或在Eclipse中调用外部工具，并为每个工具创建和传递参数，将配置参数以及外部工具调用指令以命令行的形式输出，完成后将生成结果在Eclipse中显示；或指定输入文件及文件类型，调用Eclipse的插件开发接口，完成对界面工具的使用。本方法中限定了Eclipse界面的布局，只需要利用XML文件创建或编辑界面中的不同元素并指定元素类型及属性，无需再进行排版设计、界面布局，从而减轻了界面设计的复杂程度；通过XML代码调用外部工具或使用Eclipse插件来完成功能设计，简化了代码设计过程，提高开发效率。
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Patent Agency Ranking
公开(公告)号：CN113505561B
公开(公告)日：2024-11-05
申请号：CN202110738637.0
申请日：2021-06-30
Applicant: 北京时代民芯科技有限公司 , 北京微电子技术研究所
IPC: G06F30/394 , G06F30/398
Abstract: 本发明涉及一种软错误感知的FPGA布局布线方法，先完成对FPGA内布线资源发生的软错误的分析与建模；基于对软错误模型的研究，在布局布线过程中引入抗辐射因子，增加布局布线方法的软错误感知能力；针对布局过程中因随机过程和迭代而导致的收敛慢的问题，使用直接过程加强化学习的方法对布局流程进行优化，使布局过程更加智能高效；针对布线速度慢的问题，在新型重布线策略的基础上对不同特征的线网进行递归划分，进而采取不同的并行布线策略完成并行布线过程。该布局布线方法具有软错误感知的能力，可以缓解因FPGA内布线资源发生软错误而对电路性能造成的影响，同时能够在增加系统智能化程度的基础上，降低系统编译时间。
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公开(公告)号：CN113886158B
公开(公告)日：2024-04-02
申请号：CN202111145489.8
申请日：2021-09-28
Applicant: 北京时代民芯科技有限公司 , 北京微电子技术研究所
IPC: G06F11/22 , G06F11/263
Abstract: 本发明涉及一种自动化的FPGA故障注入测试系统以及方法，该方法包括通过上位机软件读取待测电路文件；提取其中的输入输出信号等用户设计相关的信息；根据提取的信息自动生成用户设计控制电路，并与预定义的故障注入控制电路进行互连结合，自动生成完整的故障注入系统文件；通过Tcl脚本自动执行下位机硬件的综合实现过程；从而实现故障注入系统的自动化生成。本发明降低了故障注入系统的开发难度和使用门槛，节省了手工搭建故障注入系统的繁琐，使得设计人员无需深入研究复杂的FPGA设计方法，无需具备电路设计基础，即可方便进行故障注入系统的开发与搭建，提升了故障注入系统的使用范围，设计人员可以快速便捷地评估FPGA电路的可靠性。
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公开(公告)号：CN117453281A
公开(公告)日：2024-01-26
申请号：CN202311227240.0
申请日：2023-09-21
Applicant: 北京时代民芯科技有限公司 , 北京微电子技术研究所
Abstract: 本发明公开了一种从嵌入式操作系统结构化设备驱动向非结构化设备驱动移植的方法，属于嵌入式操作系统兼容技术领域。该方法以一种对嵌入式平台和外围设备具有统一管理体系的嵌入式操作系统结构化的设备驱动为输入，分析嵌入式操作系统结构化设备驱动中各个部分，以更精细的粒度划分驱动代码，根据非结构化设备驱动的函数接口重新组合封装，实现对嵌入式平台和外围设备没有统一管理体系的非结构化设备驱动对新设备和复杂设备的驱动开发，化简了代码设计难度，提高开发效率，缩短开发时间。
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公开(公告)号：CN117131811A
公开(公告)日：2023-11-28
申请号：CN202311035740.4
申请日：2023-08-16
Applicant: 北京时代民芯科技有限公司 , 北京微电子技术研究所
IPC: G06F30/30 , G06F115/12
Abstract: 本发明涉及一种面向Verilog中Case语句的综合方法，首先对器件工艺库和包含Case语句的网表文件进行解析，得到描述Case语句的数据矩阵和地址矩阵，并构建保留“default”项的矩阵MatD和将“default”项展开的矩阵MatE；根据当前Case语句的规模，确定分解策略并分解；循环直至Case语句分解完毕，最后对分解得到的网络进行通用优化，并输出网表文件。本发明能够有效处理不同规模的Case语句，在给定工艺下，减小门级网表的延迟和面积，提升网表运行效率。
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公开(公告)号：CN116886275A
公开(公告)日：2023-10-13
申请号：CN202310484311.9
申请日：2023-04-28
Applicant: 北京微电子技术研究所 , 北京时代民芯科技有限公司
IPC: H04L9/08
Abstract: 本发明属于FPGA安全领域，具体涉及一种FPGA比特流加解密系统安全性评估的方法和装置，旨在解决现有的FPGA芯片存在加密比特流被解析的风险，若无法有效检测，会造成极大的安全性隐患的问题。本发明方法包括：获取加密比特流，作为第一比特流；基于明文比特流中各子功能对应的位置，对第一比特流进行密文修改，得到第二比特流；对第二比特流进行解密，并读取解密后的第二比特流的片段，作为第三比特流；将第三比特流与明文比特流进行比对，根据比对结果得到目标FPGA芯片其对应的比特流加解密系统的安全性。本发明实现了对FPGA芯片中可能被解析的加密比特流的有效检测，即评估，提升了FPGA芯片的安全性。
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