应用于存内计算芯片的数据处理方法、装置及设备

    公开(公告)号:CN116089780A

    公开(公告)日:2023-05-09

    申请号:CN202310138432.8

    申请日:2023-02-14

    Applicant: 北京大学

    Abstract: 本公开提供了一种应用于存内计算芯片的数据处理方法、装置及设备。其中,该数据处理方法包括:转换当前输入数据为当前目标数据;响应于该当前目标数据,基于标准卷积层对该存内计算芯片对应的多个卷积层进行符合设定权重分配规则的权重分配;以及响应于该权重分配,通过该多个卷积层对该当前目标数据并行执行卷积处理。因此,基于上述数据处理可以显著提高非易失性存储器的时间利用率,从而实现具有超级流水线设计存内计算架构的存内计算芯片,以极大地提高基于非易失性存储器的存内计算加速器的吞吐量。

    任务处理方法及装置
    2.
    发明公开

    公开(公告)号:CN118567850A

    公开(公告)日:2024-08-30

    申请号:CN202410696380.0

    申请日:2024-05-31

    Abstract: 本公开提供了一种任务处理方法及装置,可以应用于半导体器件及集成电路技术领域。该任务处理方法包括:响应于接收到任务处理请求,根据任务处理请求指示的神经网络标识,确定神经网络模型的初始配置信息、与初始配置信息相关的初始执行延迟信息和初始存储面积信息,其中,任务处理请求包括待处理任务;根据初始执行延迟信息和初始存储面积信息,确定任务处理策略;根据任务处理策略,对初始配置信息进行更新,得到优化后的配置信息;以及,基于与优化后的配置信息对应的神经网络模型,对待处理任务进行处理,得到任务处理结果。

    应用于神经网络的存内计算架构的操作方法、装置和设备

    公开(公告)号:CN114997385A

    公开(公告)日:2022-09-02

    申请号:CN202210694745.7

    申请日:2022-06-17

    Applicant: 北京大学

    Abstract: 本公开提供了一种应用于神经网络的存内计算架构的操作方法、装置和设备。其中,该操作方法包括:生成基于离散时间编码的单脉冲输入信号;将所述单脉冲输入信号输入至所述存内计算架构的存储器阵列中,生成对应于所述存储器阵列的位线电流信号;以及控制所述存内计算架构的神经元电路根据所述位线电流信号输出基于离散时间编码的单脉冲输出信号,所述单脉冲输出信号作为下一层神经网络的存储器阵列在下一存内计算周期中的单脉冲输入信号。因此,可以通过基于离散时间编码的单脉冲输入信号实现在存内计算架构中的单脉冲输入,从而大大减少输入脉冲数目,极大地降低了存储器阵列和神经元电路的动态功耗。

    忆阻器阵列结构及其操作方法、神经网络稀疏化装置

    公开(公告)号:CN114171087A

    公开(公告)日:2022-03-11

    申请号:CN202111545665.7

    申请日:2021-12-16

    Applicant: 北京大学

    Abstract: 本公开提供了一种忆阻器阵列结构及其操作方法、神经网络稀疏化装置。其中,该忆阻器阵列结构包括多个结构子阵列,多个结构子阵列中的每个结构子阵列包括多个忆阻器单元、多个第一晶体管单元和多个第二晶体管单元。多个忆阻器单元分布排列形成忆阻器阵列,多个第一晶体管单元在第一方向上与忆阻器阵列的两端的多个忆阻器单元分别对应相连;多个第二晶体管单元在第二方向上与忆阻器阵列的另两端的多个忆阻器单元分别对应相连;其中,在第一方向上,多个第一晶体管单元与忆阻器阵列的两端的相邻忆阻器阵列对应相连;在第二方向上,多个第二晶体管单元与忆阻器阵列的另两端的相邻忆阻器阵列对应相连。

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