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Patent Agency Ranking
公开(公告)号：CN118866050A
公开(公告)日：2024-10-29
申请号：CN202410826113.0
申请日：2024-06-25
Applicant: 北京大学
Abstract: 本发明公开了一种针对忆阻型器件的基于有限状态机的写入验证方法，适用于所有忆阻型器件的多值写入，可以大大加快写入的速度。本发明将写入过程中经历的各种情况划分为不同的状态，根据每次写入的结果，以有限状态机的形式进行状态值的更新，使得下次经历同样状态时可以根据先验知识施加更加合适的写入条件，大大提高了成功写入器件的速度。本发明利用有限状态机的划分方案和状态值的更新机制在忆阻型器件上进行训练，状态值更新会趋于稳定，记录下在写入验证过程中处于不同状态时应该执行的最优操作，并在后续的写入验证中大大提高写入的速度。
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公开(公告)号：CN116456727A
公开(公告)日：2023-07-18
申请号：CN202310699956.4
申请日：2023-06-14
Applicant: 北京大学
IPC: H10B63/00
Abstract: 本发明公开了一种能够保持循环间开关比的阻变存储器及其制备方法。该阻变存储器包括衬底及其上的底电极‑阻变层‑储氧层‑离子阻挡层‑顶电极叠层结构，其中离子阻挡层的厚度为1~5 nm，成分为MOn，M为特定金属元素，选自Ta、Hf、Al、Ti、Zr、W，1≤n≤3。通过在器件储氧层和顶电极之间引入一层离子阻挡层，器件循环操作过程中的氧离子在储氧层和顶电极之间的扩散会被阻断，从而保证了功能层中的氧离子在不同极性电压下发生可逆的迁移，进而可以使得器件在循环操作下的开关比得以保持。同时，该阻变存储器具有低操作电压及制备工艺与传统CMOS工艺相兼容的优点，便于推广应用。
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公开(公告)号：CN116741234A
公开(公告)日：2023-09-12
申请号：CN202310673207.4
申请日：2023-06-08
Applicant: 北京大学
Abstract: 本发明公开了一种同步读写观测的忆阻器阵列优化编程系统和编程方法。该编程系统包括集成在芯片上的忆阻器阵列模块、忆阻器编程模块、忆阻器状态监测模块与逻辑判断模块，忆阻器阵列利用了SL与WL平行，二者与BL垂直的阵列架构，可以无串扰、无漏电地支持实时编程与批量编程。该编程系统利用实时监测机制，在器件达到预定状态时就立刻结束编程，有效节约忆阻器阵列编程时间；利用实时观测器件状态并调整编程强度的方式，更加细致地调控器件编程阻态大小；结合本发明的阵列操作方式，可以对忆阻器阵列进行批量并行编程，进一步提高忆阻器阵列编程速度。
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公开(公告)号：CN118613060A
公开(公告)日：2024-09-06
申请号：CN202410730387.X
申请日：2024-06-06
Applicant: 北京大学
Abstract: 本发明公开一种阻变存储器及其操作方法，属于微电子和集成电路技术领域。本发明通过设计第一电极‑第一阻变层‑中间层‑第二阻变层‑第二电极结构，结合各层材料的特殊设计和操作方法，利用第二阻变层作为串联电阻在第一阻变层的成形(Forming)操作中施加限流或优化限流效果，降低了阻变存储器失效的可能性，且避免了对阻变存储器的后续使用过程产生负面影响，使串联电阻导致的等效开关比降低的问题得到了极大的改善，同时没有引入额外的面积开销。
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公开(公告)号：CN116741235A
公开(公告)日：2023-09-12
申请号：CN202310673208.9
申请日：2023-06-08
Applicant: 北京大学
Abstract: 本发明公开了一种读写可重构的忆阻器存算一体系统，包括由M×N个1T1R结构单元组成的忆阻器阵列，每一列设置一条字线WL和一条源线SL，每一行设置一条位线BL，WL与SL平行，而BL与WL和SL垂直；在1T1R结构单元中，晶体管的源端连接SL，栅极连接WL，忆阻器的一端连接晶体管的漏端，另一端连接BL；阵列读出数据既可以从BL端输出，也可以从SL端输出，具有可重构性。该忆阻器存算一体系统可以有效防止阵列操作过程中所施加电压超过晶体管额定电压；结合本发明的操作方式，在对阵列进行读写时可以有效防止串扰与漏电，可以在无漏电情况下进行批量Forming/Set/Reset操作。
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