基于覆盖率统计的可编程逻辑器件仿真测试方法

    公开(公告)号:CN102789227A

    公开(公告)日:2012-11-21

    申请号:CN201210271600.2

    申请日:2012-08-02

    Abstract: 本发明属于可编程逻辑器件测试技术领域,具体涉及基于覆盖率统计的可编程逻辑器件仿真测试方法。目的是为了解决目前可编程逻辑器件仿真测试存在无法保证测试充分性的问题。该方法使用DUT和Testbench文件进行覆盖率评估,对被测试可编程逻辑器件开展测试需求分析,分解出测试项和测试子项,并确定仿真测试类型为功能仿真测试;当不满足语句覆盖率和分支覆盖率评估时,分析未覆盖的原因,进一步完善测试平台并分析相关影响域,若满足覆盖率评估,则测试完成。该方法通过对仿真测试后的语句覆盖率和分支覆盖率进行分析,可有效确认出可编程逻辑器件测试的充分性。本方法有效提升了可编程逻辑器件仿真测试技术水平,对提升可编程逻辑器件质量具有重要的意义。

    一种Verilog代码缺陷检测方法和系统

    公开(公告)号:CN116795685A

    公开(公告)日:2023-09-22

    申请号:CN202310280811.0

    申请日:2023-03-21

    Abstract: 本发明涉及一种Verilog代码缺陷检测方法和系统,属于FPGA测试领域。本发明的方法和系统基于缺陷检测需求和原始Verilog代码,得到待检测Verilog代码;描述Verilog保留字、结构、变量名称分别与CST标签/标签组的对应关系,描述Verilog变量名称与LLHD变量名称的对应关系,描述CST表达中的键值对与LLHD表达式的对应关系;基于上述各对应关系,将待检测Verilog代码转换为CST表达和LLHD表达;基于缺陷检测需求分别编写对应CST表达和/或LLHD表达的缺陷检测函数进行缺陷检测,可以检测出Verilog代码缺陷,并确定缺陷所在的Verilog代码行。本发明通过将Verilog代码转换为具象语法树CST表达和底层硬件描述LLHD表达两种中间表示,实现了Verilog代码中的语义级缺陷的检测,并且实现了缺陷检测规则的定制。

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