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公开(公告)号：CN102110038B
公开(公告)日：2013-08-14
申请号：CN200910243493.0
申请日：2009-12-23
Applicant: 北京中电华大电子设计有限责任公司
IPC: G06F11/267 , G06F21/76
Abstract: 本发明公开了一种应用于安全类芯片的硬件测试电路结构，本硬件测试电路结构包括：下载数据与读出数据两种电路结构。此电路结构支持硬件加密后写入(芯片存储器中)与硬件解密读出，下载数据过程不需要软件加密环节，可提高芯片关键数据的下载与读出校验效率。
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公开(公告)号：CN102110038A
公开(公告)日：2011-06-29
申请号：CN200910243493.0
申请日：2009-12-23
Applicant: 北京中电华大电子设计有限责任公司
IPC: G06F11/267 , G06F21/00
Abstract: 本发明公开了一种应用于安全类芯片的硬件测试电路结构，本硬件测试电路结构包括：下载数据与读出数据两种电路结构。此电路结构支持硬件加密后写入(芯片存储器中)与硬件解密读出，下载数据过程不需要软件加密环节，可提高芯片关键数据的下载与读出校验效率。
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公开(公告)号：CN110324054A
公开(公告)日：2019-10-11
申请号：CN201910538851.4
申请日：2019-06-20
Applicant: 上海华虹集成电路有限责任公司 , 北京中电华大电子设计有限责任公司
Abstract: 本发明涉及电子通信领域，公开了一种数字通信接收机的自动增益控制方法，联合利用接收机ADC输出信号的饱和度、幅度和信号功率进行增益调整。首先，将射频或模拟前端的通路增益设置为最大值，当ADC输出信号功率大于一个预先设定的门限时，根据ADC输出信号饱和度相应地降低射频或模拟前端的通路增益；其次，根据ADC输出信号的幅度和功率，调整数字增益及射频或模拟前端的通路增益，使ADC输出信号功率在期望范围内；最后，跟踪ADC输出信号的幅度和功率，直到收到数字基带接收机的增益锁定指示信号，此时维持射频或模拟前端的通路增益不变。仿真表明，本发明的自动增益控制方法收敛速度快，可适用于复杂的有线或无线通信场景。
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公开(公告)号：CN102111127B
公开(公告)日：2013-05-15
申请号：CN200910243494.5
申请日：2009-12-23
Applicant: 北京中电华大电子设计有限责任公司
Abstract: 本发明涉及芯片的可靠性领域，是一种芯片上电过程信号计数延迟的方法。该方法通过改进传统的芯片上电时延迟计数电路，增强了电路计数延迟时间的可靠性。本发明的具体实施是在芯片上电过程中对一些信号利用计数器进行延迟时，在延迟计数器的计数数值中，抽取一些计数的标记，只有当这些抽取的标记数值都被计数器计过之后，计数器才停止计数，计数器停止后产生延迟之后的信号。采用本发明的方法可以增强芯片在非正常上电时延迟计数器的计数数值的保证，能显著提高芯片非正常上电时的可靠性。
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公开(公告)号：CN101751595B
公开(公告)日：2011-12-07
申请号：CN200810227989.4
申请日：2008-12-04
Applicant: 北京中电华大电子设计有限责任公司
IPC: G06K19/07
Abstract: 本发明提出了一种能提高IO速度的电路结构，即开漏结构外加“0—1”电平转换时一个时钟周期的加速转换脉冲，并带上拉电阻与三态传输门的结构，包括三态双向开漏IO PAD、生成三态门使能信号(ENO)的一组逻辑门电路。这种电路结构能够使IO输出数据发生“0-1”电平转换时，输出一个周期的强驱动高电平，也即缩短了电平的上升时间，有效地提高了7816串口的通信速度。
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Patent Agency Ranking
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公开(公告)号：CN103700598A
公开(公告)日：2014-04-02
申请号：CN201310665509.3
申请日：2013-12-10
Applicant: 北京中电华大电子设计有限责任公司
IPC: H01L21/60
CPC classification number: H01L23/488 , H01L24/10 , H01L2224/1412
Abstract: 本发明是支持多种芯片封装形式的方法，通过在对芯片原始的封装和测试使用的压焊点保留的同时，通过重新再排布新的满足其他封装的压焊点，达到既能保持晶圆测试阶段最大的多颗芯片同测，同时又能支持多种封装形式的目的。
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公开(公告)号：CN102111127A
公开(公告)日：2011-06-29
申请号：CN200910243494.5
申请日：2009-12-23
Applicant: 北京中电华大电子设计有限责任公司
Abstract: 本发明涉及芯片的可靠性领域，是一种芯片上电过程信号计数延迟的方法。该方法通过改进传统的芯片上电时延迟计数电路，增强了电路计数延迟时间的可靠性。本发明的具体实施是在芯片上电过程中对一些信号利用计数器进行延迟时，在延迟计数器的计数数值中，抽取一些计数的标记，只有当这些抽取的标记数值都被计数器计过之后，计数器才停止计数，计数器停止后产生延迟之后的信号。采用本发明的方法可以增强芯片在非正常上电时延迟计数器的计数数值的保证，能显著提高芯片非正常上电时的可靠性。
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公开(公告)号：CN101751595A
公开(公告)日：2010-06-23
申请号：CN200810227989.4
申请日：2008-12-04
Applicant: 北京中电华大电子设计有限责任公司
IPC: G06K19/07
Abstract: 本发明提出了一种能提高IO速度的电路结构，即开漏结构外加“0-1”电平转换时一个时钟周期的加速转换脉冲，并带上拉电阻与三态传输门的结构，包括三态双向开漏IO PAD、生成三态门使能信号(ENO)的一组逻辑门电路。这种电路结构能够使IO输出数据发生“0-1”电平转换时，输出一个周期的强驱动高电平，也即缩短了电平的上升时间，有效地提高了7816串口的通信速度。
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公开(公告)号：CN101169762A
公开(公告)日：2008-04-30
申请号：CN200610114094.0
申请日：2006-10-27
Applicant: 北京中电华大电子设计有限责任公司
Abstract: 随着智能卡被人们越来越广泛地使用，人们对智能卡安全性的要求也越来越高。智能卡的安全防火墙可以依靠软件实现，也可以依靠硬件实现，而更多的是依靠软硬件协同保护来实现。本发明是通过软/硬件协同进行的。硬件把非挥发性存储器在逻辑上分为几个分区，软件设定每一分区的地址偏移量寄存器，硬件完成逻辑地址到物理地址的映射；硬件电路给每个分区分配一套属性寄存器，软件设定其值，硬件电路根据属性寄存器的内容进行相应的控制；硬件电路把芯片系统分为系统态和应用态两种模式，系统态具有最高权限，应用态的权限受限制，两种模式的切换通过软件中断完成。
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