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公开(公告)号：CN104516686A
公开(公告)日：2015-04-15
申请号：CN201410521310.8
申请日：2014-09-30
Applicant: 凯为公司
Abstract: 本发明的实施例涉及使用原子序列支持宽操作的方法和装置。通过扩充被设计为启动原子序列的加载操作并且扩充典型地终止原子序列的条件存储操作来达成宽原子序列的实现。扩充的加载操作被设计为除了启动原子序列之外还分配内存缓冲区。条件存储操作被扩充以对于存储在其中的任何数据检查所分配的内存缓冲区。如果在内存缓冲区中检测到一个或多个数据字，则条件存储操作将所检测到的数据字(多个)和被提供作为操作数的另一个字存储在内存位置的串接中。所达成的宽原子序列使得硬件系统能够支持宽内存操作和通常的宽操作。
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公开(公告)号：CN104516833B
公开(公告)日：2018-02-06
申请号：CN201410498401.4
申请日：2014-09-25
Applicant: 凯为公司
IPC: G06F12/10
CPC classification number: G06F12/1027 , G06F12/1036 , G06F2212/151
Abstract: 本发明的各实施方式总体上涉及用于多个顺序地址转换的合并的TLB结构。具体地，一种支持虚拟化的计算机系统可以维护多个地址空间。每个客户机操作系统使用多个客户机虚拟地址(GVA)，这些客户机虚拟地址被转换成多个客户机物理地址(GPA)。一个管理一个或多个客户机操作系统的超管理器将多个GPA转换成多个根物理地址(RPA)。一个合并的转换旁视缓冲器(MTLB)高速缓存该多个地址域之间的多种转换，从而使能更快速的地址转换和存储器访问。该MTLB可以作为多个不同高速缓存逻辑可寻址，并且可以被重新配置成用于将不同的空间分配给每个逻辑高速缓存。
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公开(公告)号：CN104516830B
公开(公告)日：2018-06-08
申请号：CN201410498013.6
申请日：2014-09-25
Applicant: 凯为公司
IPC: G06F12/0888 , G06F12/1036
CPC classification number: G06F12/1045 , G06F12/00 , G06F12/0802 , G06F12/0808 , G06F12/0888 , G06F12/1027 , G06F12/1036
Abstract: 本发明的各实施例涉及多阶段地址转换中的转换旁路。一种支持虚拟化的计算机系统可以保持多个地址空间。每个客户机操作系统使用客户机虚拟地址(GVA)，这些客户机虚拟地址被转换成客户机物理地址(GPA)。对一个或多个客户机操作系统进行管理的超管理器将GPA转换成根物理地址(RPA)。合并转换旁视缓冲器(MTLB)高速缓存该多个地址域之间的转换，从而能够实现更快的地址转换和存储器访问。MTLB作为多个不同的高速缓存可以是逻辑上可访问的，并且可以被重新配置成用于将不同的空间分配给每个逻辑高速缓存。可以基于控制配置和所接收到的地址的属性选择性地旁路对MTLB的高速缓存的查找。
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Patent Agency Ranking
公开(公告)号：CN104636203A
公开(公告)日：2015-05-20
申请号：CN201410641566.2
申请日：2014-11-13
Applicant: 凯为公司
Abstract: 本发明的各实施方式总体上涉及用于通过较少位来表示处理器上下文的方法和装置。具体地，根据至少一个示例实施方式，一种方法和对应处理器器件包括维护将未压缩的进程上下文标识符映射到对应压缩的标识符的翻译表，所述未压缩的进程上下文标识符和所述对应压缩的标识符与地址空间或对应计算机进程相关联。所述压缩的标识符被用于探测或访问执行与计算机进程相关联的操作时所述处理器器件的一个或多个结构。
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公开(公告)号：CN104636203B
公开(公告)日：2018-05-04
申请号：CN201410641566.2
申请日：2014-11-13
Applicant: 凯为公司
IPC: G06F9/50 , G06F12/1027 , G06F12/1009
Abstract: 本发明的各实施方式总体上涉及用于通过较少位来表示处理器上下文的方法和装置。具体地，根据至少一个示例实施方式，一种方法和对应处理器器件包括维护将未压缩的进程上下文标识符映射到对应压缩的标识符的翻译表，所述未压缩的进程上下文标识符和所述对应压缩的标识符与地址空间或对应计算机进程相关联。所述压缩的标识符被用于探测或访问执行与计算机进程相关联的操作时所述处理器器件的一个或多个结构。
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公开(公告)号：CN104516686B
公开(公告)日：2018-03-23
申请号：CN201410521310.8
申请日：2014-09-30
Applicant: 凯为公司
Abstract: 本发明的实施例涉及使用原子序列支持宽操作的方法和装置。通过扩充被设计为启动原子序列的加载操作并且扩充典型地终止原子序列的条件存储操作来达成宽原子序列的实现。扩充的加载操作被设计为除了启动原子序列之外还分配内存缓冲区。条件存储操作被扩充以对于存储在其中的任何数据检查所分配的内存缓冲区。如果在内存缓冲区中检测到一个或多个数据字，则条件存储操作将所检测到的数据字(多个)和被提供作为操作数的另一个字存储在内存位置的串接中。所达成的宽原子序列使得硬件系统能够支持宽内存操作和通常的宽操作。
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公开(公告)号：CN104516833A
公开(公告)日：2015-04-15
申请号：CN201410498401.4
申请日：2014-09-25
Applicant: 凯为公司
IPC: G06F12/10
CPC classification number: G06F12/1027 , G06F12/1036 , G06F2212/151
Abstract: 本发明的各实施方式总体上涉及用于多个顺序地址转换的合并的TLB结构。具体地，一种支持虚拟化的计算机系统可以维护多个地址空间。每个客户机操作系统使用多个客户机虚拟地址(GVA)，这些客户机虚拟地址被转换成多个客户机物理地址(GPA)。一个管理一个或多个客户机操作系统的超管理器将多个GPA转换成多个根物理地址(RPA)。一个合并的转换旁视缓冲器(MTLB)高速缓存该多个地址域之间的多种转换，从而使能更快速的地址转换和存储器访问。该MTLB可以作为多个不同高速缓存逻辑可寻址，并且可以被重新配置成用于将不同的空间分配给每个逻辑高速缓存。
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公开(公告)号：CN104516830A
公开(公告)日：2015-04-15
申请号：CN201410498013.6
申请日：2014-09-25
Applicant: 凯为公司
IPC: G06F12/08
CPC classification number: G06F12/1045 , G06F12/00 , G06F12/0802 , G06F12/0808 , G06F12/0888 , G06F12/1027 , G06F12/1036
Abstract: 本发明的各实施例涉及多阶段地址转换中的转换旁路。一种支持虚拟化的计算机系统可以保持多个地址空间。每个客户机操作系统使用客户机虚拟地址(GVA)，这些客户机虚拟地址被转换成客户机物理地址(GPA)。对一个或多个客户机操作系统进行管理的超管理器将GPA转换成根物理地址(RPA)。合并转换旁视缓冲器(MTLB)高速缓存该多个地址域之间的转换，从而能够实现更快的地址转换和存储器访问。MTLB作为多个不同的高速缓存可以是逻辑上可访问的，并且可以被重新配置成用于将不同的空间分配给每个逻辑高速缓存。可以基于控制配置和所接收到的地址的属性选择性地旁路对MTLB的高速缓存的查找。
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