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公开(公告)号：CN1501514A
公开(公告)日：2004-06-02
申请号：CN200310114921.2
申请日：2003-11-13
Applicant: 佳能株式会社
IPC: H01L31/075 , H01L31/078
CPC classification number: H01L31/03685 , B32B17/10788 , H01L31/076 , Y02B10/12 , Y02E10/545 , Y02E10/548
Abstract: 提供一种光电元件，在设置了透明性保护部件后的最终制品状态下其转换效率高、制造成本低、轻质、且综合性能优越。该光电元件，从光入射侧依次包含具有i型非晶态半导体的第一pin结、具有i型微晶半导体的第二pin结和具有i型微晶半导体的第三pin结，其特征在于：上述第一pin结的光入射侧至少具有透明性保护部件和透明电极层，且在上述多个pin结产生的光电流中，由上述第三pin结产生的光电流最少。
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公开(公告)号：CN100495740C
公开(公告)日：2009-06-03
申请号：CN200310114921.2
申请日：2003-11-13
Applicant: 佳能株式会社
IPC: H01L31/075 , H01L31/078
CPC classification number: H01L31/03685 , B32B17/10788 , H01L31/076 , Y02B10/12 , Y02E10/545 , Y02E10/548
Abstract: 提供一种光电元件，在设置了透明性保护部件后的最终制品状态下其转换效率高、制造成本低、轻质、且综合性能优越。该光电元件，从光入射侧依次包含具有i型非晶态半导体的第一pin结、具有i型微晶半导体的第二pin结、和具有i型微晶半导体的第三pin结，其特征在于：上述第一pin结的光入射侧至少具有透明性保护部件和透明电极层，且在上述多个pin结产生的光电流中，由上述第三pin结产生的光电流最少。
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Patent Agency Ranking
公开(公告)号：CN1338782A
公开(公告)日：2002-03-06
申请号：CN01140757.3
申请日：2001-07-11
Applicant: 佳能株式会社
IPC: H01L31/18
CPC classification number: C23C16/509 , C23C16/24 , H01L31/202 , Y02E10/50 , Y02P70/521
Abstract: 在放电空间内,衬底201和阴极206相距d(cm)放置,含有一种或多种硅化合物的气体和氢气导引至放电空间,设定成膜压力P(Pa)和d的乘积Pd以及氢的流动速率M(SLM)以满足:80M+200≤Pd≤160M+333。在放电空间内施加射频功率以产生等离子体和在衬底201上形成无定形硅薄膜。从而提供了一种薄膜形成方法,使非晶硅膜的形成成为可能,其中在成膜速率获得提高的同时,还均可获得促进实现大面积的均匀的成膜速率分布和高的转化率。
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公开(公告)号：CN100495739C
公开(公告)日：2009-06-03
申请号：CN200310114917.6
申请日：2003-11-13
Applicant: 佳能株式会社
IPC: H01L31/075 , H01L31/078
CPC classification number: H01L31/076 , Y02E10/548
Abstract: 提供一种叠层型光电元件，由在基体上层叠多个具有pin结的光电元件而成，上述pin结是由分别用以IV族元素为主成分的非单晶构成的p型半导体层、i型半导体、n型半导体层形成的，其特征在于：从光入射侧算起，第一i型半导体层由氢化非晶态硅构成，第二以后的i型半导体层由氢化非晶态硅或微晶硅构成；在第二以后的pin元件中，用i型半导体层是微晶硅的pin元件制作pin光电单元件时得到的开路端电压为Voc，该i型半导体层的膜厚为t时，使包含Voc/t的值最大的i型半导体层的pin元件的短路光电流密度比其它pin元件的短路光电流密度更小。
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公开(公告)号：CN1193436C
公开(公告)日：2005-03-16
申请号：CN01140757.3
申请日：2001-07-11
Applicant: 佳能株式会社
CPC classification number: C23C16/509 , C23C16/24 , H01L31/202 , Y02E10/50 , Y02P70/521
Abstract: 在放电空间内，衬底201和阴极206相距d(cm)放置，含有一种或多种硅化合物的气体和氢气导引至放电空间，设定成膜压力P(Pa)和d的乘积Pd以及氢的流动速率M(SLM)以满足：80M+200≤Pd≤160M+333。在放电空间内施加射频功率以产生等离子体和在衬底201上形成无定形硅薄膜。从而提供了一种薄膜形成方法，使非晶硅膜的形成成为可能，其中在成膜速率获得提高的同时，还均可获得促进实现大面积的均匀的成膜速率分布和高的转化率。
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公开(公告)号：CN1501513A
公开(公告)日：2004-06-02
申请号：CN200310114917.6
申请日：2003-11-13
Applicant: 佳能株式会社
IPC: H01L31/075 , H01L31/078
CPC classification number: H01L31/076 , Y02E10/548
Abstract: 提供一种叠层型光电元件，由在基体上层叠多个具有pin结的光电元件而成，上述pin结是由用以IV族元素为主成分的非单晶构成的p型半导体层、i型半导体、n型半导体层形成的，其特征在于：从光入射侧算起，第一i型半导体层由氢化非晶态硅构成，第二以后的i型半导体层由氢化非晶态硅或微晶硅构成；设用第二以后的pin元件中的i型半导体层是微晶硅的pin元件制作pin光电单元件时的开路端电压为Voc，该i型半导体层的膜厚为t，则通过包含Voc/t的值最大的i型半导体层的pin元件对叠层型光电元件的短路光电流密度进行控制。
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公开(公告)号：CN1384552A
公开(公告)日：2002-12-11
申请号：CN02121842.0
申请日：2002-03-12
Applicant: 佳能株式会社
IPC: H01L31/075 , H01L31/18 , H01L21/00
CPC classification number: H01L29/66765 , H01L29/045 , H01L29/78618 , H01L29/78678 , H01L29/78696 , H01L31/03685 , H01L31/075 , H01L31/182 , Y02E10/545 , Y02E10/546 , Y02E10/548 , Y02P70/521 , Y10T428/261
Abstract: 本发明提供一种包括硅基膜构成的半导体结的半导体器件,其特征是,至少一层硅基膜含微晶,微晶位于含无取向性的微晶的硅基膜的至少一个界面区中。还提供一种包括硅基膜构成的半导体结的半导体器件,其中至少一层硅基膜含微晶,膜中的微晶取向特征按其膜厚方向变化。为了提供价格便宜的有优良性能的硅基膜,本发明提供一种具有优良特性,生产周期缩短和提高了膜形成速度的硅基膜。和包括该硅基膜,有优良附着力和优良的耐环境性的半导体器件。
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