公开(公告)号：CN105706221A

公开(公告)日：2016-06-22

申请号：CN201480061004.9

申请日：2014-09-18

Applicant: 住友电气工业株式会社 ,  瑞萨电子株式会社

Inventor： 久保田良辅 ,  山田俊介 ,  堀井拓 ,  增田健良 ,  滨岛大辅 ,  田中聪 ,  木村真二 ,  小林正幸

IPC: H01L21/336 ,  H01L21/28 ,  H01L21/66 ,  H01L29/12 ,  H01L29/423 ,  H01L29/49 ,  H01L29/78

CPC classification number: H01L29/1608 ,  G01R31/2621 ,  G01R31/2856 ,  H01L21/0485 ,  H01L21/049 ,  H01L21/28 ,  H01L21/321 ,  H01L21/324 ,  H01L21/326 ,  H01L22/14 ,  H01L29/12 ,  H01L29/423 ,  H01L29/45 ,  H01L29/49 ,  H01L29/51 ,  H01L29/66068 ,  H01L29/78 ,  H01L29/7827

Abstract: 一种碳化硅半导体器件包括碳化硅衬底(10)、栅极绝缘膜(15)和栅电极(27)。碳化硅衬底(10)具有第一主表面(10a)和与所述第一主表面(10a)相反的第二主表面(10b)。所述栅极绝缘膜(15)被设置成接触所述碳化硅衬底(10)的所述第一主表面(10a)。所述栅电极(27)设置在所述栅极绝缘膜(15)上，使得所述栅极绝缘膜(15)位于所述栅电极(27)和所述碳化硅衬底(10)之间。在175℃的温度下向栅电极(27)施加-5V的栅电压达100小时的第一应力测试中，第一阈值电压和第二阈值电压之差的绝对值不大于0.5V，所述第一应力测试之前的阈值电压被定义为所述第一阈值电压并且所述第一应力测试之后的阈值电压被定义为所述第二阈值电压。因此，提供了阈值电压的波动可减弱的碳化硅半导体器件及其制造方法。

公开(公告)号：CN105706221B

公开(公告)日：2019-03-15

申请号：CN201480061004.9

申请日：2014-09-18

Applicant: 住友电气工业株式会社 ,  瑞萨电子株式会社

Inventor： 久保田良辅 ,  山田俊介 ,  堀井拓 ,  增田健良 ,  滨岛大辅 ,  田中聪 ,  木村真二 ,  小林正幸

IPC: H01L21/336 ,  H01L21/28 ,  H01L21/66 ,  H01L29/12 ,  H01L29/423 ,  H01L29/49 ,  H01L29/78

Abstract: 一种碳化硅半导体器件包括碳化硅衬底(10)、栅极绝缘膜(15)和栅电极(27)。碳化硅衬底(10)具有第一主表面(10a)和与所述第一主表面(10a)相反的第二主表面(10b)。所述栅极绝缘膜(15)被设置成接触所述碳化硅衬底(10)的所述第一主表面(10a)。所述栅电极(27)设置在所述栅极绝缘膜(15)上，使得所述栅极绝缘膜(15)位于所述栅电极(27)和所述碳化硅衬底(10)之间。在175℃的温度下向栅电极(27)施加‑5V的栅电压达100小时的第一应力测试中，第一阈值电压和第二阈值电压之差的绝对值不大于0.5V，所述第一应力测试之前的阈值电压被定义为所述第一阈值电压并且所述第一应力测试之后的阈值电压被定义为所述第二阈值电压。因此，提供了阈值电压的波动可减弱的碳化硅半导体器件及其制造方法。

公开(公告)号：CN105074930B9

公开(公告)日：2018-01-12

申请号：CN201480009968.9

申请日：2014-02-04

Applicant: 住友电气工业株式会社

Inventor： 和田圭司 ,  斋藤雄 ,  增田健良

IPC: H01L29/12 ,  H01L29/78

CPC classification number: H01L29/0661 ,  H01L29/045 ,  H01L29/0623 ,  H01L29/0696 ,  H01L29/0878 ,  H01L29/1608 ,  H01L29/66068 ,  H01L29/7397 ,  H01L29/78 ,  H01L29/7813

Abstract: 碳化硅半导体器件(1)具有碳化硅层(101)。碳化硅层(101)被提供有沟槽(TR)。在横截面图中，该沟槽(TR)具有作为第一侧壁表面(SW1)和底部(BT)之间的交点的第一角部(C1)，和作为第二侧壁表面(SW2)和底部(BT)之间的交点的第二角部(C2)。第一层(81)具有第二导电类型区(A)。在横截面图中，第二导电类型区(A)被布置成，与经过第一角部(C1)和第二角部(C2)中的任意角部的，并与形成碳化硅层(101)的碳化硅晶体的 方向平行的线(11)相交。通过SP除以ST计算出的比率为不低于20％且不高于130％，其中在平面图中ST表示第一层(81)和第二层(82)之间的交界面(B)中的沟槽的总面积，SP表示第二导电类型区的总面积。因此，能够提供能实现抑制击穿电压降低的碳化硅半导体器件(1)。

公开(公告)号：CN104185902B

公开(公告)日：2017-07-04

申请号：CN201380014995.0

申请日：2013-04-05

Applicant: 住友电气工业株式会社

Inventor： 增田健良 ,  日吉透 ,  和田圭司

IPC: H01L29/78 ,  H01L21/336 ,  H01L29/12

CPC classification number: H01L29/7827 ,  H01L29/045 ,  H01L29/0696 ,  H01L29/1608 ,  H01L29/41766 ,  H01L29/4236 ,  H01L29/4238 ,  H01L29/7813

Abstract: 半导体器件(1)包括衬底(10)、栅极绝缘膜(20)、以及栅电极(30)。衬底(10)包括化合物半导体，并且具有凹部(17)，当在厚度方向中的横截面看时，该凹部(17)在一个主表面(10A)处开口并且具有侧壁表面(17A)。栅极绝缘膜被设置为以便接触侧壁表面(17A)的顶部。栅电极(30)被设置为以便接触栅极绝缘膜(20)的顶部。衬底(10)包括：第一导电类型的源极区(15)，其被设置为在侧壁表面(17A)处被暴露；和第二导电类型的体区(14)，其被设置为当在源极区(15)看时与一个主表面相反，与源极区(15)接触，并且被暴露在侧壁表面(17A)上。当在平面图中看时，凹部(17A)具有封闭的形状，并且当在凹部(17)中的任意方向中看时，侧壁表面(17A)在各个方向提供向外突出的形状。结果，能够提供允许提高耐压的半导体器件(1)。

公开(公告)号：CN103890952B

公开(公告)日：2016-12-07

申请号：CN201280051725.2

申请日：2012-09-12

Applicant: 住友电气工业株式会社 ,  国立大学法人奈良先端科学技术大学院大学

Inventor： 增田健良 ,  畑山智亮

IPC: H01L29/12 ,  H01L21/336 ,  H01L29/78

CPC classification number: H01L29/7813 ,  H01L21/3065 ,  H01L29/045 ,  H01L29/1608 ,  H01L29/4236 ,  H01L29/66068

Abstract: 碳化硅层（50）包括具有第一导电类型的第一区（51）、提供在第一区上并具有第二导电类型的第二区（52），以及设置在第二区（52）上并具有第一导电类型的第三区（53）。具有内表面的沟槽TR）形成在碳化硅层（50）中。沟槽（TR）穿过第二和第三区（52，53）。沟槽（TR）的内表面具有第一侧壁（SW1）以及位置比第一侧壁（SW1）更深并具有包括第二区（52）的部分的第二侧壁（SW2）。第一侧壁（SW1）的斜率小于第二侧壁（SW2）的斜率。

公开(公告)号：CN104662664B

公开(公告)日：2016-11-30

申请号：CN201380048989.7

申请日：2013-09-04

Applicant: 住友电气工业株式会社

Inventor： 山田俊介 ,  日吉透 ,  增田健良 ,  和田圭司

IPC: H01L29/06 ,  H01L29/12 ,  H01L29/78

Abstract: 一种碳化硅半导体器件(1)，包括元件区(IR)以及保护环区(5)。半导体元件(7)设置在元件区(IR)中。保护环区(5)在平面图中围绕元件区(IR)并且具有第一导电类型。半导体元件(7)包括具有与第一导电类型不同的第二导电类型的漂移区(12)。保护环区(5)包括线性区(B)以及接续连接至线性区(B)的曲率区(A)。通过将曲率区(A)的内周部(2c)的曲率半径(R)除以所述漂移区(12)的厚度(Tl)获得的值为不小于5且不大于10。因此，可提供能在提高击穿电压的同时抑制导通态电流降低的碳化硅半导体器件(1)。

公开(公告)号：CN103765594B

公开(公告)日：2016-06-29

申请号：CN201280041157.8

申请日：2012-08-03

Applicant: 住友电气工业株式会社

Inventor： 和田圭司 ,  增田健良 ,  日吉透

IPC: H01L29/78 ,  H01L29/12

CPC classification number: H01L21/0475 ,  H01L21/049 ,  H01L29/045 ,  H01L29/0623 ,  H01L29/1608 ,  H01L29/36 ,  H01L29/4236 ,  H01L29/66068 ,  H01L29/7813

Abstract: 第一层（2）具有n型导电性。第二层（3）是外延形成在第一层（2）上并具有p型导电性的层。第三层（4）是形成在第二层（3）上并具有n型导电性的层。当施主型杂质的浓度被定义为ND，受主型杂质的浓度被定义为NA，并且在深度方向上从在第一层（2）和第二层（3）之间的界面朝向第一层（2）的位置被定义为D1时，满足1≤ND/NA≤50的D1为1μm或更小。设置栅极沟槽（6），其延伸穿过第三层（4）和第二层（3）以到达第一层（2），栅极绝缘膜（8）覆盖栅极沟槽（6）的侧壁。栅电极（9）嵌入在栅极沟槽（6）中并且在其间插入有栅极绝缘膜（8）。

公开(公告)号：CN103748688B

公开(公告)日：2016-05-04

申请号：CN201280039067.5

申请日：2012-08-31

Applicant: 住友电气工业株式会社

Inventor： 增田健良 ,  和田圭司 ,  日吉透

IPC: H01L29/78 ,  H01L21/336 ,  H01L29/06 ,  H01L29/12

CPC classification number: H01L21/265 ,  H01L29/0619 ,  H01L29/0623 ,  H01L29/0696 ,  H01L29/1608 ,  H01L29/42372 ,  H01L29/4238 ,  H01L29/66734 ,  H01L29/7811 ,  H01L29/7813

Abstract: MOSFET（1）设置有具有形成于主表面（10A）中的沟槽的半导体衬底、栅极氧化物膜（30）、栅电极（40）以及源极互连（60）。半导体衬底（10）包括n型漂移层（12）和p型体层（13）。沟槽被以使得穿透体层（13）并到达漂移层（12）的方式形成。该沟槽包括以使得二维地看时围绕活性区的方式定位的外周边沟槽（22）。在从外周边沟槽（22）看，在与活性区相反侧的主表面（10A）上，形成其中暴露体层（13）的电位固定区（10C）。源极互连（60）被以使得当二维地看时位于活性区上的方式定位。电位固定区（10C）被电连接到源极互连（60）。

公开(公告)号：CN105453220A

公开(公告)日：2016-03-30

申请号：CN201480043442.2

申请日：2014-06-13

Applicant: 住友电气工业株式会社

Inventor： 堀井拓 ,  久保田良辅 ,  增田健良

IPC: H01L21/20 ,  H01L21/205 ,  H01L21/265 ,  H01L21/336 ,  H01L29/06 ,  H01L29/12 ,  H01L29/78

CPC classification number: H01L29/1608 ,  H01L21/02002 ,  H01L21/02236 ,  H01L21/02255 ,  H01L21/02378 ,  H01L21/02428 ,  H01L21/02529 ,  H01L21/0262 ,  H01L21/046 ,  H01L21/047 ,  H01L21/0475 ,  H01L21/30625 ,  H01L21/3065 ,  H01L21/31111 ,  H01L29/0619 ,  H01L29/66068 ,  H01L29/7811

Abstract: 一种碳化硅半导体衬底，包括：具有外径不小于100mm的主表面且由单晶碳化硅制成的基础衬底(1)；以及形成在主表面(1A)上的外延层(2)。碳化硅半导体衬底(10)当衬底温度为室温时具有不小于-100μm且不大于100μm的翘曲量，并且在衬底温度为400℃时具有不小于-1.5mm且不大于1.5mm的翘曲量。

公开(公告)号：CN102986009B

公开(公告)日：2016-02-03

申请号：CN201180004388.7

申请日：2011-02-25

Applicant: 住友电气工业株式会社

Inventor： 增田健良 ,  和田圭司 ,  伊藤里美 ,  日吉透

IPC: H01L21/316 ,  H01L21/304 ,  H01L21/336 ,  H01L29/12 ,  H01L29/78

CPC classification number: H01L29/7802 ,  H01L21/02057 ,  H01L21/02236 ,  H01L21/02301 ,  H01L21/0445 ,  H01L21/049 ,  H01L29/1608 ,  H01L29/66053 ,  H01L29/66068

Abstract: 本发明提供一种制造SiC半导体装置的方法，所述方法包括：在SiC半导体的第一表面上形成第一氧化物膜的步骤(S4)；除去所述第一氧化物膜的步骤(S5)；以及在所述SiC半导体中因除去所述第一氧化物膜而露出的第二表面上形成构成所述SiC半导体装置的第二氧化物膜的步骤(S6)。在所述除去所述第一氧化物膜的步骤(S5)与所述形成第二氧化物膜的步骤(S6)之间，将所述SiC半导体布置在与环境气氛隔绝的气氛中。