层叠基板的测定方法、层叠基板及测定装置

    公开(公告)号:CN107430065B

    公开(公告)日:2020-05-19

    申请号:CN201680019642.3

    申请日:2016-03-25

    Abstract: 本发明提供一种测定方法,所述方法对依次具有基底基板、吸收层及被测层的层叠基板进行测定,被测层具有单一或多层被测单层,所述方法具有下述步骤:通过从被测层所处的这侧照射包含波长短于界限波长的光的入射光、并测定反射光,从而取得界限波长以下的波长中的相互独立的2n(n为被测层中包含的被测单层的层数,为1以上的整数)个以上的反射光关联值的步骤,以及,使用2n个以上的反射光关联值,针对被测层中包含的各被测单层,计算与被测单层有关的值的步骤;作为界限波长,使用将吸收层的消光系数k以波长λ(单位为nm)的函数k(λ)的形式表示时的一次微分dk(λ)/dλ的绝对值成为消光微分界限值以下的波长范围内的最大波长。

    半导体衬底
    3.
    发明公开

    公开(公告)号:CN110024082A

    公开(公告)日:2019-07-16

    申请号:CN201780073869.0

    申请日:2017-11-28

    Abstract: 提供半导体衬底,其具有缓冲层,所述缓冲层具有将由AlxGa1-xN形成的第一晶体层及由AlyGa1-yN形成的第二晶体层重复层叠而成的层叠结构,对缓冲层的截面在包含单一的第一晶体层的观察区域中进行TEM观察时,以深度D作为变量的HAADF-STEM强度I(D)于深度Dmin处显示极小值Imin,于深度Dmax(Dmax>Dmin)处显示极大值Imax,在位于比Dmin浅的位置的单调递减区域中I(D)从Imax与Imin的中间值Imid到Imin为止的深度方向距离DD1、与在位于比Dmin深的位置的单调递增区域中I(D)从Imin到Imax为止的深度方向距离DD2满足DD1≤0.3×DD2的条件。

    层叠基板的测定方法、层叠基板及测定装置

    公开(公告)号:CN107430065A

    公开(公告)日:2017-12-01

    申请号:CN201680019642.3

    申请日:2016-03-25

    Abstract: 本发明提供一种测定方法,所述方法对依次具有基底基板、吸收层及被测层的层叠基板进行测定,被测层具有单一或多层被测单层,所述方法具有下述步骤:通过从被测层所处的这侧照射包含波长短于界限波长的光的入射光、并测定反射光,从而取得界限波长以下的波长中的相互独立的2n(n为被测层中包含的被测单层的层数,为1以上的整数)个以上的反射光关联值的步骤,以及,使用2n个以上的反射光关联值,针对被测层中包含的各被测单层,计算与被测单层有关的值的步骤;作为界限波长,使用将吸收层的消光系数k以波长λ(单位为nm)的函数k(λ)的形式表示时的一次微分dk(λ)/dλ的绝对值成为消光微分界限值以下的波长范围内的最大波长。

    半导体基板以及半导体基板的检查方法

    公开(公告)号:CN107078034A

    公开(公告)日:2017-08-18

    申请号:CN201580059596.5

    申请日:2015-11-06

    Abstract: 本发明提供一种半导体基板,其中,在使用外延生长法在Si基板上形成III族氮化物半导体层的情况下,满足该III族氮化物半导体层要求的耐电压等特性,并且,在确保薄膜电阻等物性值的面内均匀性的同时翘曲量小。本发明提供一种半导体基板,其中,硅基板上的氮化物晶体层具有:反应抑制层,抑制硅原子与III族原子的反应;应力产生层,产生压缩应力;以及活性层,形成电子元件,反应抑制层、应力产生层以及活性层从硅基板侧起按反应抑制层、应力产生层、活性层的顺序配置,应力产生层具有:第1晶体层,块状晶体状态下的晶格常数为a1;以及第2晶体层,位于与所述第1晶体层的活性层侧相接的位置,且块状晶体状态下的晶格常数为a2(a1<a2)。

    半导体基板以及半导体基板的检查方法

    公开(公告)号:CN107078034B

    公开(公告)日:2020-10-23

    申请号:CN201580059596.5

    申请日:2015-11-06

    Abstract: 本发明提供一种半导体基板以及半导体基板的检查方法,其中,在使用外延生长法在Si基板上形成III族氮化物半导体层的情况下,满足该III族氮化物半导体层要求的耐电压等特性,并且,在确保薄膜电阻等物性值的面内均匀性的同时翘曲量小。本发明提供一种半导体基板,其中,硅基板上的氮化物晶体层具有:反应抑制层,抑制硅原子与III族原子的反应;应力产生层,产生压缩应力;以及活性层,形成电子元件,反应抑制层、应力产生层以及活性层从硅基板侧起按反应抑制层、应力产生层、活性层的顺序配置,应力产生层具有:第1晶体层,块状晶体状态下的晶格常数为a1;以及第2晶体层,位于与所述第1晶体层的活性层侧相接的位置,且块状晶体状态下的晶格常数为a2(a1<a2)。

    半导体衬底及电子器件
    10.
    发明公开

    公开(公告)号:CN110114862A

    公开(公告)日:2019-08-09

    申请号:CN201780080522.9

    申请日:2017-12-15

    Abstract: 本发明提供半导体衬底,其具有衬底、由第III族氮化物的单一或多个结晶层形成的氮化物结晶层、和盖帽层,前述衬底、前述氮化物结晶层及前述盖帽层按照前述衬底、前述氮化物结晶层、前述盖帽层的位置顺序设置,前述盖帽层为具有结晶性的氮化硅层,并且具有5nm以上的厚度。另外,提供半导体衬底,其中,前述氮化物结晶层的与前述盖帽层接触的层及其附近的层作为场效应晶体管的活性层发挥功能,前述盖帽层为具有结晶性的氮化硅层,并且具有将前述场效应晶体管的栅极包埋的厚度以上的厚度。

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