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公开(公告)号：CN116070474B
公开(公告)日：2023-07-07
申请号：CN202310363122.6
申请日：2023-04-07
Applicant: 之江实验室 , 浙江大学 , 无锡江南计算技术研究所
IPC: G06F30/20 , G06F17/15 , G06F111/04 , G06F111/08
Abstract: 本发明公开了一种面向AI浮点融合运算单元的验证激励产生方法，该方法包括：针对新型AI浮点融合运算单元进行分析，获取输入操作数数量、输入操作数数据格式、输入操作数数据类型并构建相应参数模型；结合参数模型构造输入操作数之间的约束表达式、输入操作数和中间结果的约束表达式、输入操作数和输出结果的约束表达式；分别对三种约束表达式进行求解生成一定数量的验证激励；将验证激励分别送入参考模型和待验证新型AI浮点融合运算单元中比较计算结果和记录覆盖率。通过该方法可以提高验证人员对新型AI浮点融合运算单元的验证效率和验证覆盖率。
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公开(公告)号：CN116070474A
公开(公告)日：2023-05-05
申请号：CN202310363122.6
申请日：2023-04-07
Applicant: 之江实验室 , 浙江大学 , 无锡江南计算技术研究所
IPC: G06F30/20 , G06F17/15 , G06F111/04 , G06F111/08
Abstract: 本发明公开了一种面向AI浮点融合运算单元的验证激励产生方法，该方法包括：针对新型AI浮点融合运算单元进行分析，获取输入操作数数量、输入操作数数据格式、输入操作数数据类型并构建相应参数模型；结合参数模型构造输入操作数之间的约束表达式、输入操作数和中间结果的约束表达式、输入操作数和输出结果的约束表达式；分别对三种约束表达式进行求解生成一定数量的验证激励；将验证激励分别送入参考模型和待验证新型AI浮点融合运算单元中比较计算结果和记录覆盖率。通过该方法可以提高验证人员对新型AI浮点融合运算单元的验证效率和验证覆盖率。
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公开(公告)号：CN101082860A
公开(公告)日：2007-12-05
申请号：CN200710069747.2
申请日：2007-07-03
Applicant: 浙江大学
IPC: G06F7/533
Abstract: 本发明涉及一种用于解决现代数字信号处理器中多种乘累加模式的乘累加装置。本发明提出的乘累加装置包括操作数译码单元、部分积产生单元、Wallace树型加法单元、累加单元和最终结果单元，所述预译码单元、部分积产生单元、Wallace树型加法单元、累加单元和最终结果单元按顺序依次连接。本发明结构安排合理，更好更快的实现了乘累加/减功能；对BOOTH编码算法进行改进，最大限度的保证系统的精度，满足了处理器位宽的限制；部分积相加采用分裂式Wallace树型加法结构，减小了Wallace树型结构的时延，有利于流水MAC的时延均衡；将舍入操作前置于累加单元完成，减少整个MAC的时延。
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Patent Agency Ranking
公开(公告)号：CN119987714A
公开(公告)日：2025-05-13
申请号：CN202411745856.1
申请日：2024-11-29
Applicant: 浙江大学
Abstract: 本发明旨在解决同长度输入下对正确舍入的多种低位宽浮点数支持中的融合点积加的优化问题，提出了一种多低位宽浮点数融合点积加计算装置与方法。所述计算装置包括以下模块：输入分割和检测模块、符号处理模块、指数处理模块、尾数处理和计算模块、异常检测模块、尾数数据路径模块、前导零检测模块、尾数规格化模块、舍入模块、指数调整模块、通常输出模块、异常输出模块和输出模块。所述方法基于对尾数数据路径的分析，针对FP4和FP6提出并使用了一种新的尾数移位方式；针对FP8则提出并使用了一种可实现正确舍入的尾数分配方案。此外，还提出了针对低位宽浮点数指数的比较和排序方案，从而能够实现正确舍入的多低位宽浮点数融合点积加计算。
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公开(公告)号：CN101232456B
公开(公告)日：2010-09-08
申请号：CN200810059344.4
申请日：2008-01-25
Applicant: 浙江大学
IPC: H04L12/56 , G06F15/173
Abstract: 本发明公开了一种分布式可测试片上网络路由器，包括通道数量可配制的多个物理传输通道，用于提供物理数据的传输；一个路由器配置通道，独立于数据传输网络，支持路由器的连接性测试；多个通道链路控制器，完成对输入请求的响应及虚通道的分配；一个交叉开关，提供输入虚通道到输出通道之间的全连接；多个分布式路由控制器，分布在输入虚通道处，根据通道中微片头信息决定微片的转发方向；多个分布式仲裁器，分布在输出通道中，在有多个输入虚通道请求占用输出通道时决定输出通道的所有权归属。本发明的路由器适用于多处理器系统芯片中片上网络系统，具有的可靠、高效、可测试、可扩展的特性。
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公开(公告)号：CN100465877C
公开(公告)日：2009-03-04
申请号：CN200610154979.3
申请日：2006-12-01
Applicant: 浙江大学
IPC: G06F7/544
Abstract: 本发明公开了一种高速分裂式乘累加器MAC装置，包括输入和输出，该装置还包括四个功能单元：功能单元Ⅰ是数据选择单元，在输入中选择合适的乘数和被乘数输出；功能单元Ⅱ是半字位宽的乘累加器，根据累加选择信号A_mul和符号选择信号U_mul将功能单元Ⅰ输入的乘数和被乘数相乘得到乘累加器结果；功能单元Ⅲ包含两部分电路，一是两个半字模式乘加结果的输出电路，二是全字模式乘法或乘累加运算的预处理电路；功能单元Ⅳ是全字模式乘法或乘累加运算的输出电路，其是一个进位选择结构，包含选择器和一个比特加法器。本发明的高速分裂式乘累加器MAC装置，工作频率快、流水线深度不大、计算并行度高，能够解决多种模式的乘累加运算。
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公开(公告)号：CN101232456A
公开(公告)日：2008-07-30
申请号：CN200810059344.4
申请日：2008-01-25
Applicant: 浙江大学
IPC: H04L12/56 , G06F15/173
Abstract: 本发明公开了一种分布式可测试片上网络路由器，包括通道数量可配制的多个物理传输通道，用于提供物理数据的传输；一个路由器配置通道，独立于数据传输网络，支持路由器的连接性测试；多个通道链路控制器，完成对输入请求的响应及虚通道的分配；一个交叉开关，提供输入虚通道到输出通道之间的全连接；多个分布式路由控制器，分布在输入虚通道处，根据通道中微片头信息决定微片的转发方向；多个分布式仲裁器，分布在输出通道中，在有多个输入虚通道请求占用输出通道时决定输出通道的所有权归属。本发明的路由器适用于多处理器系统芯片中片上网络系统，具有的可靠、高效、可测试、可扩展的特性。
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公开(公告)号：CN1963745A
公开(公告)日：2007-05-16
申请号：CN200610154979.3
申请日：2006-12-01
Applicant: 浙江大学
IPC: G06F7/544
Abstract: 本发明公开了一种高速分裂式乘累加器MAC装置，包括输入和输出，该装置还包括四个功能单元：功能单元I是数据选择单元，在输入中选择合适的乘数和被乘数输出；功能单元II是半字位宽的乘累加器，根据累加选择信号A_mul和符号选择信号U_mul将功能单元I输入的乘数和被乘数相乘得到乘累加器结果；功能单元III包含两部分电路，一是两个半字模式乘加结果的输出电路，二是全字模式乘法或乘累加运算的预处理电路；功能单元IV是全字模式乘法或乘累加运算的输出电路，其是一个进位选择结构，包含选择器和一个比特加法器。本发明的高速分裂式乘累加器MAC装置，工作频率快、流水线深度不大、计算并行度高，能够解决多种模式的乘累加运算。
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