-
公开(公告)号：CN119299238A
公开(公告)日：2025-01-10
申请号：CN202411829160.7
申请日：2024-12-12
Applicant: 浙江大学 , 杭州高新区(滨江)区块链与数据安全研究院
IPC: H04L9/40 , H04L43/024 , H04L43/04 , H04L12/40 , G06F18/23213 , G06F18/20 , G06F18/214 , G06F18/2131
Abstract: 本发明属公开了一种基于在线连续学习的网络流量异常检测方法，采用在线连续学习方式搭载基于小波变换的MLP神经网络对网络流量进行异常检测，具有持续自适应的智能检测能力，高效的系统性能，优异的检测效果，强大的实用性，解决了传统方法中模型遗忘问题，平衡了实时性和准确性，降低了资源消耗，提高了系统可扩展性，设置一个基于时间序列分析理论和小波变换的网络流量的重构模型，在显著提高计算效率的同时保持了对突发异常的高度敏感性。使用Haar小波对网络流量进行离散小波变换后仅采用单层MLP网络学习网络流量模式，这种轻量级的设计大大降低了资源占用，使系统能够灵活部署于各类网络设备，有效支持大规模网络环境下的异常检测任务。
-
公开(公告)号：CN118519925A
公开(公告)日：2024-08-20
申请号：CN202410622980.2
申请日：2024-05-20
Applicant: 飞腾信息技术有限公司 , 浙江大学
IPC: G06F12/0842 , G06F12/0811 , G06F15/177 , G06F15/78 , G06N3/126
Abstract: 本申请提供一种多芯粒集成系统的架构优化方法、装置、设备及存储介质，涉及集成电路技术领域。该方法包括：获取多芯粒集成系统的多组架构图，每组架构图包括：系统架构图和片上网络架构图，系统架构图为多芯粒集成系统的节点连接图，片上网络架构图为多芯粒集成系统的片上网络连接图；根据初始缓存参数和多组架构图的预设性能模型，分别计算多组架构图的最佳性能参数和最佳缓存参数；根据多组架构图的最佳性能参数，在多组架构图中确定目标架构图，将目标架构图对应的最佳缓存参数作为多芯粒集成系统的缓存参数。本申请可以确定多芯粒集成系统的最佳架构，降低多芯粒集成系统的缓存缺失率，减小芯粒间数据通信，提升多芯粒集成系统的性能。
-
公开(公告)号：CN101232456B
公开(公告)日：2010-09-08
申请号：CN200810059344.4
申请日：2008-01-25
Applicant: 浙江大学
IPC: H04L12/56 , G06F15/173
Abstract: 本发明公开了一种分布式可测试片上网络路由器，包括通道数量可配制的多个物理传输通道，用于提供物理数据的传输；一个路由器配置通道，独立于数据传输网络，支持路由器的连接性测试；多个通道链路控制器，完成对输入请求的响应及虚通道的分配；一个交叉开关，提供输入虚通道到输出通道之间的全连接；多个分布式路由控制器，分布在输入虚通道处，根据通道中微片头信息决定微片的转发方向；多个分布式仲裁器，分布在输出通道中，在有多个输入虚通道请求占用输出通道时决定输出通道的所有权归属。本发明的路由器适用于多处理器系统芯片中片上网络系统，具有的可靠、高效、可测试、可扩展的特性。
-
公开(公告)号：CN101232456A
公开(公告)日：2008-07-30
申请号：CN200810059344.4
申请日：2008-01-25
Applicant: 浙江大学
IPC: H04L12/56 , G06F15/173
Abstract: 本发明公开了一种分布式可测试片上网络路由器，包括通道数量可配制的多个物理传输通道，用于提供物理数据的传输；一个路由器配置通道，独立于数据传输网络，支持路由器的连接性测试；多个通道链路控制器，完成对输入请求的响应及虚通道的分配；一个交叉开关，提供输入虚通道到输出通道之间的全连接；多个分布式路由控制器，分布在输入虚通道处，根据通道中微片头信息决定微片的转发方向；多个分布式仲裁器，分布在输出通道中，在有多个输入虚通道请求占用输出通道时决定输出通道的所有权归属。本发明的路由器适用于多处理器系统芯片中片上网络系统，具有的可靠、高效、可测试、可扩展的特性。
-
公开(公告)号：CN118733200B
公开(公告)日：2024-11-29
申请号：CN202411230492.3
申请日：2024-09-04
Applicant: 浙江大学
Abstract: 本发明公开了一种多芯粒并行仿真同步的方法，包括：功能仿真，通过芯粒与全局管理器的读写匹配，确保事件的因果关系正确，实现准确的功能模型仿真；同时记录对共享内存访问的时间，以及仿真过程中产生的通信流量；所述全局管理器用于记录每个从芯粒发出事件的时序；根据功能仿真过程中产生的通信流量，片间网络仿真器对读写事件进行仿真，计算出每个读写事件在片间网络中的传输延迟，得到传输延迟数据；时序仿真，将传输延迟数据与功能仿真后的功能模型相结合，重新进行完整的仿真，实现对时序模型的准确构建；进而实现各个芯粒间时钟的同步。本发明通过多轮并行仿真，保证了功能模型对于事件因果关系的准确构建，以及各个芯粒间时钟的同步。
-
Patent Agency Ranking
公开(公告)号：CN101251819A
公开(公告)日：2008-08-27
申请号：CN200710164584.6
申请日：2007-12-11
Applicant: 浙江大学
Abstract: 本发明公开了一种适用于多处理器核系统芯片的调试方法：用一个运行在宿主机上的虚拟主控处理器核模块(111)来模拟一个主控处理器和调试控制站程序，负责发送和接收命令，控制多处理器核系统芯片的调试，发送调试命令给物理的每个处理器核上的运行调试服务站模块(131)，并接收回复信息到运行在宿主机上的带有图形化界面的软件调试器(110)。本发明方法占用较小的硬件资源，利用软件来进行调试，可移植性强，适用于多处理器核系统芯片/片上网络平台调试。
-
公开(公告)号：CN120050098A
公开(公告)日：2025-05-27
申请号：CN202510202792.9
申请日：2025-02-24
Applicant: 浙江大学 , 杭州高新区(滨江)区块链与数据安全研究院
IPC: H04L9/40 , H04L12/40 , G06N3/088 , G06N3/0464
Abstract: 本发明提出了一种基于无监督深度学习的CAN总线流量异常检测方法，通过设计神经网络模型进行数据训练与检测。方法包括：1)生成攻击测试集，收集并预处理CAN总线数据，设计注入攻击方法；2)构建包含特征嵌入、时序分解、特征增强和预测重构模块的神经网络；3)训练模型，将采集的正常CAN总线数据输神经网络，以输出序列与输入序列的重构误差作为损失函数进行训练；4)检测数据，将收集的测试集数据输入训练好的模型，输出异常评分，评分高的数据视为异常，评分低的数据视为正常。本发明提供的方法能够有效识别CAN总线中的异常流量，可对未知攻击类型进行检测，具有运行效率高、准确性好等优点。
-
公开(公告)号：CN119299238B
公开(公告)日：2025-03-18
申请号：CN202411829160.7
申请日：2024-12-12
Applicant: 浙江大学 , 杭州高新区(滨江)区块链与数据安全研究院
IPC: H04L9/40 , H04L43/024 , H04L43/04 , H04L12/40 , G06F18/23213 , G06F18/20 , G06F18/214 , G06F18/2131
Abstract: 本发明属公开了一种基于在线连续学习的网络流量异常检测方法，采用在线连续学习方式搭载基于小波变换的MLP神经网络对网络流量进行异常检测，具有持续自适应的智能检测能力，高效的系统性能，优异的检测效果，强大的实用性，解决了传统方法中模型遗忘问题，平衡了实时性和准确性，降低了资源消耗，提高了系统可扩展性，设置一个基于时间序列分析理论和小波变换的网络流量的重构模型，在显著提高计算效率的同时保持了对突发异常的高度敏感性。使用Haar小波对网络流量进行离散小波变换后仅采用单层MLP网络学习网络流量模式，这种轻量级的设计大大降低了资源占用，使系统能够灵活部署于各类网络设备，有效支持大规模网络环境下的异常检测任务。
-
公开(公告)号：CN118733200A
公开(公告)日：2024-10-01
申请号：CN202411230492.3
申请日：2024-09-04
Applicant: 浙江大学
Abstract: 本发明公开了一种多芯粒并行仿真同步的方法，包括：功能仿真，通过芯粒与全局管理器的读写匹配，确保事件的因果关系正确，实现准确的功能模型仿真；同时记录对共享内存访问的时间，以及仿真过程中产生的通信流量；所述全局管理器用于记录每个从芯粒发出事件的时序；根据功能仿真过程中产生的通信流量，片间网络仿真器对读写事件进行仿真，计算出每个读写事件在片间网络中的传输延迟，得到传输延迟数据；时序仿真，将传输延迟数据与功能仿真后的功能模型相结合，重新进行完整的仿真，实现对时序模型的准确构建；进而实现各个芯粒间时钟的同步。本发明通过多轮并行仿真，保证了功能模型对于事件因果关系的准确构建，以及各个芯粒间时钟的同步。
-
公开(公告)号：CN101201732A
公开(公告)日：2008-06-18
申请号：CN200710071565.9
申请日：2007-10-09
Applicant: 浙江大学
IPC: G06F9/38
Abstract: 本发明公开了一种32位的多模式微处理器，该处理器核以两条六级流水线PIPE1和PIPE2结构为基础，PIPE1和PIPE2均包括取指、译码、执行、访存、TAG比较和回写这六个流水级；此处理器支持3种运行模式：双核模式、双发射模式或双线程模式；在双核模式下，处理器在微结构上分开，是两个高性能的单发射处理器；在双发射模式下，处理器在微结构上合拢，是一个高性能的双发射精简指令集计算机处理器；在双线程模式下，处理器是一个介于细粒度和同时多线程技术之间“伪”SMT处理器，此时处理器可以支持两种运行方式。使用本发明的微处理器，能根据应用的特点配置成不同的运行模式。
-
-
-
-
-
-
-
-
-
Search Results
16
records
(took 0.016 seconds)
