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公开(公告)号：CN113050780A
公开(公告)日：2021-06-29
申请号：CN202110338065.7
申请日：2021-03-30
Applicant: 西南电子技术研究所(中国电子科技集团公司第十研究所)
IPC: G06F1/3203
Abstract: 本发明涉及一种系统级SoC芯片低功耗控制电路，旨在提供一种简单、可靠的，对基于AMBA AXI架构的SoC芯片低功耗控制电路。AXI主设备接口控制电路接收AXI主设备命令，控制各从设备是否进入低功耗模式的AXI从设备接口控制电路，根据握手机制数据传输协议将接收AXI主设备发送的低功耗控制命令和不同的功能，分别送入AXI从设备接口控制电路、时钟控制电路，AXI从设备接口控制电路接收到命令后，根据指令，向DWAXI从设备发起低功耗请求，同时等待DWAXI从设备发出的握手信号，利用DesignWare AXI IP核中低功耗接口对多个从设备、AXI总线时钟进行低功耗控制，降低SoC芯片功耗。
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公开(公告)号：CN113158260B
公开(公告)日：2023-03-31
申请号：CN202110337909.6
申请日：2021-03-30
Applicant: 西南电子技术研究所(中国电子科技集团公司第十研究所)
IPC: G06F21/72
Abstract: 本发明公开的一种SoC芯片内部数据分级防护电路，电路简单，资源消耗小，安全可靠。本发明通过下述技术方案实现，前级控制电路利用输入的控制信号和选择信号产生通断信号，控制后级电路的输出和通断；前级控制电路D触发器通过反馈线连接数据选择器，数据选择器选择一路数据作为与门的输入信号，将选通信号到与门电路，导通D触发器，经过脉冲触发锁存器实现边沿触发输出时钟到CLK→Q路径延迟信号s2，通过第一前级与门电路并联回路连接第后级二与门电路电路组成一个优先级控制电路；对基于ARMv7调试架构控制SoC芯片内部数据的读写。在默认状态下，后级电路对外部电路进行浸入式或非浸入调试；分级防护SoC芯片内部数据。
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公开(公告)号：CN113467696B
公开(公告)日：2023-08-08
申请号：CN202110730530.1
申请日：2021-06-30
Applicant: 西南电子技术研究所(中国电子科技集团公司第十研究所)
Abstract: 本发明公开了一种多通道AD数据同步传输系统，旨在解决射频前端和中频基带分拆带来的同步设计难题。本发明通过如下技术方案实现：外部时钟源输入时钟管理模块根据采样率产生ADC/DAC芯片的参考时钟和多帧参考时钟并提供给FPGA；FPGA锁相环将时钟管理模块输入的逻辑时钟倍频得到工作时钟，且保持工作时钟、SYSREF与逻辑时钟相位同步；FPGA模块内JESD204B接口电路物理层并/串转换单元，使用由晶振提供参考时钟的高速串行收发器，晶体振荡器产生的时钟信号作为物理层并/串转换单元基准时钟信号；最后在FPGA模块内通过对关键控制信号同步信号的处理，实现FPGA对多片ADC/DAC数据同步传输。
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Patent Agency Ranking
公开(公告)号：CN113162606A
公开(公告)日：2021-07-23
申请号：CN202110338010.6
申请日：2021-03-30
Applicant: 西南电子技术研究所(中国电子科技集团公司第十研究所)
IPC: H03K19/173
Abstract: 本发明一种涉及主要用于自动控制或自动检测系统中的多优先级控制电路，旨在提供一种简单、可靠的多优先级控制电路用于对端口的控制通断的控制电路，本发明通过下述技术方案予以实现：第一级控制电路和多级级联控制电路，其特征在于，每一级控制电路包含连接下一级控制电路的一个二输入与门和连接在所述与门两端的D触发器，D触发器与控制端的一个二选一数据选择器并联，第一级控制电路控制端的通断，多级级联控制电路控制前级控制电路通断，第n级控制电路控制第n‑1级控制电路的通断，实现优先级控制以及控制端的通断和屏蔽。本发明将多级控制电路结合，利用各级间的关联控制，能简单有效的实现多级优先级控制。
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公开(公告)号：CN113162606B
公开(公告)日：2023-04-07
申请号：CN202110338010.6
申请日：2021-03-30
Applicant: 西南电子技术研究所(中国电子科技集团公司第十研究所)
IPC: H03K19/173
Abstract: 本发明一种涉及主要用于自动控制或自动检测系统中的多优先级控制电路，旨在提供一种简单、可靠的多优先级控制电路用于对端口的控制通断的控制电路，本发明通过下述技术方案予以实现：第一级控制电路和多级级联控制电路，其特征在于，每一级控制电路包含连接下一级控制电路的一个二输入与门和连接在所述与门两端的D触发器，D触发器与控制端的一个二选一数据选择器并联，第一级控制电路控制端的通断，多级级联控制电路控制前级控制电路通断，第n级控制电路控制第n‑1级控制电路的通断，实现优先级控制以及控制端的通断和屏蔽。本发明将多级控制电路结合，利用各级间的关联控制，能简单有效的实现多级优先级控制。
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公开(公告)号：CN113050780B
公开(公告)日：2023-04-14
申请号：CN202110338065.7
申请日：2021-03-30
Applicant: 西南电子技术研究所(中国电子科技集团公司第十研究所)
IPC: G06F1/3203
Abstract: 本发明涉及一种系统级SoC芯片低功耗控制电路，旨在提供一种简单、可靠的，对基于AMBA AXI架构的SoC芯片低功耗控制电路。AXI主设备接口控制电路接收AXI主设备命令，控制各从设备是否进入低功耗模式的AXI从设备接口控制电路，根据握手机制数据传输协议将接收AXI主设备发送的低功耗控制命令和不同的功能，分别送入AXI从设备接口控制电路、时钟控制电路，AXI从设备接口控制电路接收到命令后，根据指令，向DWAXI从设备发起低功耗请求，同时等待DWAXI从设备发出的握手信号，利用DesignWare AXI IP核中低功耗接口对多个从设备、AXI总线时钟进行低功耗控制，降低SoC芯片功耗。
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公开(公告)号：CN113467696A
公开(公告)日：2021-10-01
申请号：CN202110730530.1
申请日：2021-06-30
Applicant: 西南电子技术研究所(中国电子科技集团公司第十研究所)
Abstract: 本发明公开了一种多通道AD数据同步传输系统，旨在解决射频前端和中频基带分拆带来的同步设计难题。本发明通过如下技术方案实现：外部时钟源输入时钟管理模块根据采样率产生ADC/DAC芯片的参考时钟和多帧参考时钟并提供给FPGA；FPGA锁相环将时钟管理模块输入的逻辑时钟倍频得到工作时钟，且保持工作时钟、SYSREF与逻辑时钟相位同步；FPGA模块内JESD204B接口电路物理层并/串转换单元，使用由晶振提供参考时钟的高速串行收发器，晶体振荡器产生的时钟信号作为物理层并/串转换单元基准时钟信号；最后在FPGA模块内通过对关键控制信号同步信号的处理，实现FPGA对多片ADC/DAC数据同步传输。
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公开(公告)号：CN113158260A
公开(公告)日：2021-07-23
申请号：CN202110337909.6
申请日：2021-03-30
Applicant: 西南电子技术研究所(中国电子科技集团公司第十研究所)
IPC: G06F21/72
Abstract: 本发明公开的一种SoC芯片内部数据分级防护电路，电路简单，资源消耗小，安全可靠。本发明通过下述技术方案实现，前级控制电路利用输入的控制信号和选择信号产生通断信号，控制后级电路的输出和通断；前级控制电路D触发器通过反馈线连接数据选择器，数据选择器选择一路数据作为与门的输入信号，将选通信号到与门电路，导通D触发器，经过脉冲触发锁存器实现边沿触发输出时钟到CLK→Q路径延迟信号s2，通过第一前级与门电路并联回路连接第后级二与门电路电路组成一个优先级控制电路；对基于ARMv7调试架构控制SoC芯片内部数据的读写。在默认状态下，后级电路对外部电路进行浸入式或非浸入调试；分级防护SoC芯片内部数据。
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