公开(公告)号：CN115878354A

公开(公告)日：2023-03-31

申请号：CN202211365691.6

申请日：2022-10-31

Applicant: 中国电子科技集团公司第十研究所

Inventor： 宋云鹏 ,  张艳如 ,  刘可 ,  周林 ,  田真

IPC: G06F11/07

Abstract: 本发明公开了一种可支持分区加载的信号处理模块，包括FPGA芯片以及与FPGA芯片电连接的多个ADC芯片、DSP芯片、CPLD芯片、时钟管理单元和Flash存储器，ADC芯片设置有多路采集通道，多个ADC芯片能够根据DSP芯片配置的多种采样频率采集处理多种频率的信号并输出至FPGA芯片；FPGA芯片能够与ADC芯片配合完成信号采样与处理，与DSP芯片进行数据交互并给DSP芯片提供时钟和复位；Flash存储器设置有多个分区，DSP芯片控制着每个分区内的启动地址，并能够给CPLD芯片写初始地址以及启动信号，通过CPLD芯片引导FLASH存储器的程序加载，从而通过启动地址的不同实现分区加载。

公开(公告)号：CN112214445A

公开(公告)日：2021-01-12

申请号：CN202011042944.7

申请日：2020-09-28

Applicant: 西南电子技术研究所(中国电子科技集团公司第十研究所)

Inventor： 孙亮 ,  唐洪军 ,  邵永杰 ,  田真 ,  周林 ,  张浩 ,  韩永青

IPC: G06F15/173 ,  G06F15/177 ,  G06F13/40 ,  H04L12/40 ,  H04L12/931 ,  H04L12/935 ,  H04L12/947

Abstract: 本发明公开的一种RapidIO交换网络数据速率可重配置硬件电路，旨在提供一种不增加硬件成本，能够提供模式和速率可重配置的RapidIO交换网络。本发明通过下述技术方案实现：用户接口单元将用户输入的速率配置信息数据组包发送至模块支持单元，并将配置相对应的时钟速率分别提供给核心处理单元、RapidIO网络交换单元，将模块支持单元配置的信息及速率配置信息适配在所连接的PE节点模块；核心处理单元将模块支持单元配置的工作时钟、模式配置信息及速率配置信息部署在RapidIO网络管理软件，控制RapidIO网络交换单元完成RapidIO网络路由配置及分配RapidIO网络ID号，建立各PE节点间的通信链路。

公开(公告)号：CN119652477A

公开(公告)日：2025-03-18

申请号：CN202411502146.6

申请日：2024-10-25

Applicant: 中国电子科技集团公司第十研究所

Inventor： 赵蕾 ,  张茜 ,  高逸龙 ,  费霞 ,  田真 ,  程昊腾 ,  张宇帆

IPC: H04L1/20 ,  G06F11/22

Abstract: 本发明公开了一种国产交换芯片高速信号质量评估方法、装置、介质及系统，属于嵌入式系统领域，方法包括步骤：针对国产交换芯片上报PortWrite事件，利用1800芯片的伪随机二进制序列PRBS发生器，对交换芯片的lane进行随机序列误码率测试。本发明具有低成本，操作简单和结果准确的优点。

公开(公告)号：CN112214445B

公开(公告)日：2023-03-21

申请号：CN202011042944.7

申请日：2020-09-28

Applicant: 西南电子技术研究所(中国电子科技集团公司第十研究所)

Inventor： 孙亮 ,  唐洪军 ,  邵永杰 ,  田真 ,  周林 ,  张浩 ,  韩永青

IPC: G06F15/173 ,  G06F15/177 ,  G06F13/40 ,  H04L12/40 ,  H04L49/25 ,  H04L49/111 ,  H04L49/351

Abstract: 本发明公开的一种RapidIO交换网络数据速率可重配置硬件电路，旨在提供一种不增加硬件成本，能够提供模式和速率可重配置的RapidIO交换网络。本发明通过下述技术方案实现：用户接口单元将用户输入的速率配置信息数据组包发送至模块支持单元，并将配置相对应的时钟速率分别提供给核心处理单元、RapidIO网络交换单元，将模块支持单元配置的信息及速率配置信息适配在所连接的PE节点模块；核心处理单元将模块支持单元配置的工作时钟、模式配置信息及速率配置信息部署在RapidIO网络管理软件，控制RapidIO网络交换单元完成RapidIO网络路由配置及分配RapidIO网络ID号，建立各PE节点间的通信链路。