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公开(公告)号：CN101794268B
公开(公告)日：2011-11-16
申请号：CN201010125576.2
申请日：2010-03-16
Applicant: 中国电子科技集团公司第十四研究所 , 浙江大学
IPC: G06F13/40
Abstract: 本发明涉及一种基于VPX总线、可重构信号处理模块，包括高速板卡、前面板、散热盖板、模块插拔器、定位销、锁紧机构部件；高速板卡包括一块VPX 6U标准板型的高速印制板以及供电电路、MPC7448处理器芯片、MV64460桥接芯片、FPGA芯片、DDR SDRAM和FLASH、高速高密电连接器、光电转换器件、千兆以太网接口；高速板卡有四个处理节点，每个处理节点包括一片MPC7448处理器芯片、一片MV64460桥接芯片、一片DDR SDRAM；MV64460桥接芯片分别通过CPU接口、DDR SDRAM接口、Device接口与MPC7448处理器芯片、存储器DDR SDRAMFPGA相连。
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公开(公告)号：CN101794268A
公开(公告)日：2010-08-04
申请号：CN201010125576.2
申请日：2010-03-16
Applicant: 中国电子科技集团公司第十四研究所
IPC: G06F13/40
Abstract: 本发明涉及一种基于VPX总线、可重构信号处理模块包括高速板卡、前面板、散热盖板、模块插拔器、定位销、锁紧机构部件；高速板卡包括一块VPX 6U标准板型的高速印制板以及供电电路、MPC7448处理器芯片、MV64460桥接芯片、FPGA芯片、DDR SDRAM和FLASH、高速高密电连接器、光电转换器件、千兆以太网接口；高速板卡有四个处理节点，每个处理节点包括一片MPC7448处理器芯片、一片MV64460桥接芯片，DDR SDRAM；MV64460桥接芯片分别通过CPU接口、DDR SDRAM接口、Device接口与MPC7448处理器芯片、存储器DDR SDRAMFPGA相连。
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公开(公告)号：CN119807091A
公开(公告)日：2025-04-11
申请号：CN202411889053.3
申请日：2024-12-20
Applicant: 浙江大学
IPC: G06F12/0853 , G06F12/0877 , G06F12/02 , G06F11/30
Abstract: 本发明公开了一种基于FPGA的动态内存管理系统，包含：数据缓存模块、数据帧计数模块和内存管理模块；数据帧计数模块接收来自各个数据通道的数据帧，将数据帧存储到数据缓存模块，并对存储的数据帧进行计数，当计数达到特定条件时，发送数据传输完成信号至数据缓存模块；数据缓存模块接收到数据传输完成信号后，将缓存数据读出，发送给下一级并向内存管理模块发送缓存释放信号；内存管理模块为缓存数据动态规划缓存资源、分配存储地址，在接收到缓存释放信号后，释放对应缓存空间。本发明的基于FPGA的动态内存管理系统，通过FPGA硬件逻辑实现对FPGA多通道数据缓存所需存储资源的集中分配，规避了数据通道带宽瞬时波动带来的问题，提高了缓存资源的利用率。
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公开(公告)号：CN118138055B
公开(公告)日：2025-04-04
申请号：CN202410339947.9
申请日：2024-03-25
Applicant: 浙江大学
IPC: H03M7/40
Abstract: 本发明公开了一种基因数据无损压缩系统，包含：数据流分流模块、数据压缩模块和位宽转换模块；数据流分流模块接收基因数据文件，基因数据文件包含若干read，每个read包含ID、sequence、plus以及quality四个部分，数据流分流模块将输入数据流划分成ID数据流、sequence数据流、plus数据流以及quality数据流四个部分，并将数据流传送给数据压缩模块；数据压缩模块通过不同的压缩方法对接收到数据流进行压缩操作；位宽转换模块对数据压缩模块的压缩结果进行位宽转换。本发明的基因数据无损压缩系统，具有高吞吐率。
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公开(公告)号：CN119621651A
公开(公告)日：2025-03-14
申请号：CN202510137147.3
申请日：2025-02-07
Applicant: 浙江大学
IPC: G06F15/173 , G06F9/50
Abstract: 本发明公开了一种基于选择性信号的RDMA网络批量任务处理方法及装置，该方法包含：驱动程序初始化工作队列；应用程序批量下发工作请求；驱动程序为每个工作请求设置工作请求类型；驱动程序提交工作请求至主机适配卡；主机适配卡执行工作请求，根据工作请求信息完成数据传输任务；主机适配卡选择性上报完成信；驱动程序处理批量任务的完成结果，在接收完成信号后，解析完成队列中的完成队列元素的状态码并进行后续处理。本发明的基于选择性信号的RDMA网络批量任务处理方法及装置，通过选择性信号机制，仅对关键任务上报完成信号，避免了每个任务都上报完成信号给驱动程序和应用程序带来的完成状态解析和处理开销，从而优化了处理器计算资源的利用率。
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Patent Agency Ranking
公开(公告)号：CN119052344A
公开(公告)日：2024-11-29
申请号：CN202411011996.6
申请日：2024-07-26
Applicant: 浙江大学
Abstract: 本发明公开了一种基于无锁队列的网络传输方法，包含：初始化完成队列和无锁工作队列，分配队列的环形缓冲区；在QP中关联工作队列和完成队列，并进行统一管理；用户程序下发网络任务时，网卡驱动执行无锁工作队列的WQE入队操作；网卡硬件按照WQE入队顺序依次处理任务，完成后将任务完成状态上报至完成队列；网卡驱动轮询完成队列获取可用CQE，并解析网络任务的完成状态；网卡驱动将CQE对应的WQE从无锁工作队列中出队列，将完成状态上报至用户程序。本发明的基于无锁队列的网络传输方法，允许多个RDMA网络任务并行地入队，轮询到CQE时将网络任务顺序地出队，在多个线程共享同一个QP的工作队列时，网络传输的性能能得到有效地提升。
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公开(公告)号：CN118138774A
公开(公告)日：2024-06-04
申请号：CN202410260245.1
申请日：2024-03-07
Applicant: 浙江大学
IPC: H04N19/42 , H04N19/124 , H04N19/91 , G06T1/20 , G06N3/0464 , G06N3/048 , G06N3/08 , G06V10/80 , G16H30/20 , G06Q10/04
Abstract: 本发明公开了一种基于FPGA的可学习三维医学图像压缩方法，包含：对原始的三维医学图像数据进行预处理；将预处理后的图像输入到基于深度学习的神经网络模型中，使用图像处理器GPU进行训练；将训练得到的神经网络模型进行量化处理后部署到FPGA平台上；在FPGA平台上部署算术编码模块，算术编码模块与神经网络模型相结合对输入的三维医学图像进行压缩。本发明的基于FPGA的可学习三维医学图像压缩方法，将可学习压缩算法及算术编码器实现FPGA系统平台的部署，减小功耗，降低算法延时。
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公开(公告)号：CN118101595A
公开(公告)日：2024-05-28
申请号：CN202410191642.8
申请日：2024-02-21
Applicant: 浙江大学
IPC: H04L49/10 , H04L49/109 , H04L49/90 , H04L49/118
Abstract: 本发明公开了一种适用于Multi‑die封装芯片的统一交换架构，包含：接收调度模块、数据缓存模块、数据仲裁模块、交换模块和发送调度模块；接收调度模块解析接收到的网络报文的报文头部，基于解析的目的地址进行调度信号处理；数据缓存模块根据接收调度模块的调度命令将网络报文缓存到缓存区；数据仲裁模块根据网络报文的目的地址进行仲裁完成网络交换机出口端和入口端的匹配；交换模块建立相应端口的数据通道传输数据；发送调度模块根据网路拥塞情况向入口端发送反压请求，完成一定的拥塞缓冲。本发明的适用于Multi‑die封装芯片的统一交换架构，通过缓冲区映射、分布式Crossbar交叉开关和统一接口等方法，极大的减少了Multi‑die封装架构下的网络交换芯片在裸片间的连接。
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公开(公告)号：CN118101480A
公开(公告)日：2024-05-28
申请号：CN202410341931.1
申请日：2024-03-25
Applicant: 浙江大学
IPC: H04L41/0896 , H04L45/24
Abstract: 本发明公开了一种自适应中断聚合装置，包含：带宽检测模块，用于检测用以产生中断请求的数据帧的平均带宽；中断聚合参数配置模块，用于接收带宽检测模块发送的平均带宽，并基于平均带宽和处理器的可接受带宽范围得到中断聚合阈值；中断聚合判断模块，用于接收中断请求，并基于中断聚合参数配置模块发送的中断聚合阈值判断是否对中断请求进行聚合。本发明的自适应中断聚合装置，能够基于实时检测的带宽和处理器的处理能力，自主对中断聚合的阈值做出准确、合理的设定，从而使整个中断聚合机制具备了根据前级数据带宽变化，动态调整中断聚合阈值的能力。
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公开(公告)号：CN117082161A
公开(公告)日：2023-11-17
申请号：CN202310928206.X
申请日：2023-07-26
Applicant: 浙江大学
IPC: H04L69/22
Abstract: 本发明公开了一种用于FCoE的捕获过滤系统，包括：软件解析模块和硬件执行模块；软件解析模块设置在CPU中，软件解析模块用于处理用户输入的过滤表达式，将合法的表达式编译为二进制指令，并写入硬件执行模块的寄存器；硬件执行模块设置在FPGA中，硬件执行模块用于根据软件解析模块的下发的捕获指令捕获外部设备的报文数据并实现报文回环，硬件执行模块存储软件解析模块下发的过滤指令，缓存捕获的数据，根据软件解析模块的过滤指令对捕获的数据流进行过滤，将过滤后的报文传输至外部存储器。本发明的有益之处在于所提供的用于FCoE的捕获过滤系统，将捕获过滤功能使用FPGA逻辑进行处理，提高了捕获性能，能够在高速网络下进行捕获过滤。
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