公开(公告)号：CN102043604B

公开(公告)日：2012-07-04

申请号：CN201010594784.7

申请日：2010-12-17

Applicant: 中南大学

Inventor： 盛利元 ,  蒋文明 ,  佟帅 ,  张占锋 ,  张镇 ,  李锋 ,  曹华

IPC: G06F7/505

Abstract: 本发明公开了一种并行反馈进位加法器及其实现方法。该并行反馈进位加法器包括并行排列依次级联的多个半加器，每一个半加器具有2个输入端和2个输出端：2个输入端分别为被加数端和加数端，分别与被加数位和加数位相接，2个输出端分别为和端和进位端；每一个半加器的被加数位与和端相接；除最高位半加器外，每一个半加器的进位端(C)与相邻的高位半加器的加数位相接；最后一个半加器的进位端作为整个并行反馈进位加法器的进位端；所有半加器的和端从高位到低位依次组合形成整个并行反馈进位加法器的总和端。本发明的并行反馈进位加法器，是一种异步电路加法器，与传统加法器相比，具有最小的面积和最快的运算速度。

公开(公告)号：CN102043604A

公开(公告)日：2011-05-04

申请号：CN201010594784.7

申请日：2010-12-17

Applicant: 中南大学

Inventor： 盛利元 ,  蒋文明 ,  佟帅 ,  张占锋 ,  张镇 ,  李锋 ,  曹华

IPC: G06F7/505

Abstract: 本发明公开了一种并行反馈进位加法器及其实现方法。该并行反馈进位加法器包括并行排列依次级联的多个半加器，每一个半加器具有2个输入端和2个输出端：2个输入端分别为被加数端和加数端，分别与被加数位和加数位相接，2个输出端分别为和端和进位端；每一个半加器的被加数位与和端相接；除最高位半加器外，每一个半加器的进位端(C)与相邻的高位半加器的加数位相接；最后一个半加器的进位端作为整个并行反馈进位加法器的进位端；所有半加器的和端从高位到低位依次组合形成整个并行反馈进位加法器的总和端。本发明的并行反馈进位加法器，是一种异步电路加法器，与传统加法器相比，具有最小的面积和最快的运算速度。