公开(公告)号：CN106057792B

公开(公告)日：2020-02-07

申请号：CN201610213415.6

申请日：2016-04-07

Applicant: 东芝存储器株式会社

Inventor： 藤田努 ,  向田秀子 ,  杉沢佳史

IPC: H01L27/00 ,  H01L21/78 ,  H01L21/683

Abstract: 本发明的实施方式提供一种能够容易地制造半导体装置的半导体装置的制造方法。实施方式的半导体装置的制造方法具备：将第一支撑带贴附在半导体晶片的第一面的步骤；使所述半导体晶片单片化为多个半导体芯片的步骤；将第二支撑带沿第一方向贴附在所述多个半导体芯片的第二面的步骤；将所述第一支撑带从所述多个半导体芯片剥离的步骤；及通过使所述第二支撑带延伸来扩大所述半导体芯片之间的距离的步骤；所述第二半导体支撑带相对于第一方向的伸长而产生的标称应力与相对于第二方向的伸长而产生的标称应力之比为0.7～1.4。

公开(公告)号：CN105990267B

公开(公告)日：2018-11-30

申请号：CN201510095088.4

申请日：2015-03-04

Applicant: 东芝存储器株式会社

Inventor： 筑山慧至 ,  向田秀子 ,  栗田洋一郎

IPC: H01L23/31 ,  H01L23/498 ,  H01L25/065

CPC classification number: H01L25/0657 ,  H01L23/3128 ,  H01L23/3135 ,  H01L23/481 ,  H01L23/49827 ,  H01L23/5384 ,  H01L24/13 ,  H01L24/16 ,  H01L2224/16225 ,  H01L2924/181 ,  H05K1/00 ,  H01L2924/00012

Abstract: 本发明的半导体装置包括：第一半导体芯片，包括具第一、二表面的第一芯片主体、在第一芯片主体第一表面的第一电极、露出第一电极且覆盖第一芯片主体第一表面的第一无机保护膜、及在第一电极上的第一凸块电极；第二半导体芯片，包括具第一、二表面的第二芯片主体、在第二芯片主体第一表面的第二电极、露出第二电极且覆盖第二芯片主体第一表面的第二无机保护膜、露出第二电极且覆盖第二无机保护膜的有机保护膜、贯通第二芯片主体且与第二电极电连接的第一贯通电极、及在第二芯片主体第二表面侧且与第一贯通电极电连接的第三凸块电极；第一树脂层，在第一、二半导体芯片间且与第一无机保护膜接触；模具树脂层，覆盖第一、二半导体芯片及第一树脂层。

公开(公告)号：CN106532298B

公开(公告)日：2019-06-07

申请号：CN201610239678.4

申请日：2016-04-18

Applicant: 东芝存储器株式会社

Inventor： 佐藤宏贵 ,  向田秀子 ,  筑山慧至 ,  尾山胜彦 ,  藤卷明子 ,  小坂善幸

IPC: H01R12/70 ,  H01R13/405 ,  H01L23/043

CPC classification number: H01L2224/48091 ,  H01L2224/48227 ,  H01L2924/15313 ,  H01L2924/181 ,  H01L2924/00014 ,  H01L2924/00012

Abstract: 本发明的实施方式提供一种能够抑制插塞与电路衬底之间的连接不良的产生的半导体装置。实施方式的半导体装置包括：电路衬底，具备具有包含第一连接焊垫的多个连接焊垫的配线衬底、及搭载在配线衬底的半导体芯片；插塞，具备第一框体及连接端子，该第一框体具有包含含有第一面及位于第一面的相反侧的第二面的外周面的框体部、被外周面包围的中空部、从框体部向与第一面或第二面不同的方向延伸的突起，该连接端子从中空部的内部延伸至外部且与第一连接焊垫电性连接；及第二框体，一面覆盖电路衬底一面接触于第一面及第二面，且具有与突起嵌合的插入孔。

公开(公告)号：CN109427760A

公开(公告)日：2019-03-05

申请号：CN201810149443.5

申请日：2018-02-13

Applicant: 东芝存储器株式会社

Inventor： 谷本亮 ,  向田秀子 ,  沼田直子 ,  宮脇健至

IPC: H01L25/18 ,  H01L23/498

Abstract: 实施方式提供一种缓和安装衬底与半导体封装之间的凸块所受到的应力且可靠性高的半导体装置。实施方式的半导体装置具备封装衬底，所述封装衬底具有第1面及相对于所述第1面位于相反侧的第2面。半导体芯片设置在封装衬底的第1面上，且具有半导体元件。粘接剂设置在半导体芯片与封装衬底之间。金属凸块设置在第2面上。封装衬底是具备第1～第4布线层及第1～第3树脂层的积层衬底。如果将半导体芯片、第1～第3树脂层、第1～第4布线层、粘接剂的热膨胀系数分别设为CTE1～CTE4，那么满足CTE1＜CTE2＜CTE3＜CTE4。如果将半导体芯片、第1～第3树脂层、第1～第4布线层、粘接剂的弹性模数分别设为EM1～EM4，那么满足EM1＞EM3＞EM2＞EM4。

公开(公告)号：CN104051353B

公开(公告)日：2017-08-25

申请号：CN201310349227.2

申请日：2013-08-12

Applicant: 东芝存储器株式会社

Inventor： 本间庄一 ,  松浦永悟 ,  志摩真也 ,  向田秀子 ,  青木秀夫

IPC: H01L23/29 ,  H01L23/31

CPC classification number: H01L24/96 ,  H01L21/568 ,  H01L24/97 ,  H01L2224/04105 ,  H01L2224/12105 ,  H01L2924/3511

Abstract: 本发明提供即使在TCT中也不发生破裂的可靠性高的半导体装置。该半导体装置具有：半导体芯片（1）；第一树脂（2），其使半导体芯片（1）的表面露出地埋入半导体芯片（1）；第二树脂（3），其在位于与半导体芯片（1）的表面同一面上的第一树脂（2）的面上形成；布线层（4），其形成于第二树脂（3）上且与所述半导体芯片（1）电连接；外部连接端子（5），其形成于布线层（4）上；和金属板（6），其在第一树脂（2）的与埋入有半导体芯片（1）的面相对的相反侧的面形成，其中，所述第一树脂（2）的弹性率为0.5～5GPa。

公开(公告)号：CN105990257B

公开(公告)日：2019-06-07

申请号：CN201510096597.9

申请日：2015-03-04

Applicant: 东芝存储器株式会社

Inventor： 佐藤宏贵 ,  向田秀子 ,  藤巻明子 ,  筑山慧至 ,  尾山胜彦 ,  小坂善幸 ,  渡辺章雄 ,  原嶋志郎 ,  安达浩祐 ,  松浦永悟 ,  山口量平 ,  土肥雅之

IPC: H01L23/02 ,  H01L23/48

CPC classification number: H01L2224/48091 ,  H01L2224/49175 ,  H01L2924/181 ,  H01L2924/00012 ,  H01L2924/00014

Abstract: 本发明的实施方式抑制焊接部位的增加。实施方式的半导体装置可以通过与插座连接而进行利用通用串行总线的数据传送，且包含壳体、电路衬底、以及第2外部连接端子，所述壳体包含开口部，所述电路衬底被插入至开口部且包含：布线衬底，包含具有可以与插座连接的第1外部连接端子的多个连接垫；及半导体芯片，搭载于布线衬底；所述第2外部连接端子包含：被固接部，固接于开口部的内壁；插座连接部，设置于与被固接部相同面，且可以与插座连接；以及第1垫连接部及第2垫连接部，设置于被固接部的相反面，且电连接于多个连接垫的至少一个。