公开(公告)号：CN119830825A

公开(公告)日：2025-04-15

申请号：CN202411725117.6

申请日：2024-11-28

Applicant: 东南大学 ,  南京集成电路设计自动化技术创新中心

Inventor： 曹鹏 ,  程旭 ,  宋仟仟 ,  王超

IPC: G06F30/3312 ,  G06F30/392 ,  G06F30/337

Abstract: 本发明公开了一种基于深度学习的早期众工艺角时序预测方法、电子设备及存储介质，为了捕捉路径中单元间的相互作用关系，本发明的早期时序预测流程基于双向长短期记忆网络搭建，将路径中每一级单元的时序和物理信息表示为一个序列，并通过BLSTM传递和表征序列中的信息以学习路径中单元之间的相互影响，从而对布局后的路径延时进行准确的预测。在此基础上，本发明利用多层感知机网络学习路径全局特征对布局后路径时序的影响，提升预测精度的同时将早期时序预测框架适应到了众工艺角的场景中。基于该预测结果,本发明减少设计的迭代，降低芯片设计的时间成本。

公开(公告)号：CN115146580B

公开(公告)日：2025-04-08

申请号：CN202210832374.4

申请日：2022-07-14

Applicant: 东南大学 ,  东南大学—无锡集成电路技术研究所

Inventor： 曹鹏 ,  程旭 ,  杨泰

IPC: G06F30/392 ,  G06F30/394 ,  G06F30/396 ,  G06F30/398 ,  G06F30/27 ,  G06F18/2113 ,  G06F18/2431 ,  G06F18/27 ,  G06N3/0464 ,  G06F115/06 ,  G06F119/12

Abstract: 本发明公开了一种基于特征选择和深度学习的集成电路路径延时预测方法。首先建立了基于过滤法和包装法的集成特征选择方法以确定最佳特征子集。然后，提取电路的时序信息和物理拓扑信息作为模型的输入特征，利用卷积神经网络的卷积计算机制捕获电路路径中单元在物理和时序上局部表达。此外，还采用了残差网络对路径延时进行了校准。与传统的后端设计流程相比，本发明在预测精度和效率上均有明显优势，对于加速集成电路设计流程具有重要意义。

公开(公告)号：CN115146580A

公开(公告)日：2022-10-04

申请号：CN202210832374.4

申请日：2022-07-14

Applicant: 东南大学 ,  东南大学—无锡集成电路技术研究所

Inventor： 曹鹏 ,  程旭 ,  杨泰

IPC: G06F30/392 ,  G06F30/394 ,  G06F30/396 ,  G06F30/398 ,  G06F30/27 ,  G06K9/62 ,  G06N3/04 ,  G06N3/08 ,  G06F115/06 ,  G06F119/12

Abstract: 本发明公开了一种基于特征选择和深度学习的集成电路路径延时预测方法。首先建立了基于过滤法和包装法的集成特征选择方法以确定最佳特征子集。然后，提取电路的时序信息和物理拓扑信息作为模型的输入特征，利用卷积神经网络的卷积计算机制捕获电路路径中单元在物理和时序上局部表达。此外，还采用了残差网络对路径延时进行了校准。与传统的后端设计流程相比，本发明在预测精度和效率上均有明显优势，对于加速集成电路设计流程具有重要意义。