-
公开(公告)号：CN101478300B
公开(公告)日：2010-09-15
申请号：CN200910029129.4
申请日：2009-01-06
Applicant: 东南大学
IPC: H03K5/156
Abstract: 数字时钟占空比校准电路主要应用于高速数据通信系统及数字信号处理系统中(例如高速数据存储器、流水线型处理器等)对系统时钟的占空比进行校正，该电路中输入缓冲级(10)的输入端接待校准的原始输入时钟信号(CKI)；输入缓冲级(10)的输出端信号为缓冲后的输入时钟信号(CKB)，半周期延迟线HCDL(20)的输出端信号即半周期延迟时钟信号(CKD)，以及匹配延迟线(30)的输出端信号即匹配延时时钟信号(CKM)分别接RS触发器(40)的复位输入端R和置位输入端S；RS触发器(40)的输出端Q处信号即为校准后的具有50％占空比校准时钟信号(CKO)；输入缓冲级(10)的作用是保障时钟信号对后续电路的扇出能力。
-
公开(公告)号：CN101520672A
公开(公告)日：2009-09-02
申请号：CN200910030397.8
申请日：2009-03-20
Applicant: 东南大学
Abstract: 本发明公开了一种用于SATA的全数字扩频时钟发生器，属于扩频时钟领域。其结构包括相数转换器、数字环路滤波器、数控振荡器、多模分频器、Δ－∑调制器和地址产生电路，相数转换器包括鉴频/鉴相器和时数转换器，多模分频器包括S计数器、P计数器和4/5预分频器。本发明用于串行ATA发送器的1.5GHz全数字低抖动扩频时钟发生器是基于分频器调制方式进行设计，采用Δ－∑调制器改变全数字锁相环的反馈分频系数，达到对输出时钟的扩频调制，从而获得5000ppm的扩频时钟。本发明易于实现，面积小，与数字基带易于集成，对电源电压波动不敏感。
-
公开(公告)号：CN101520672B
公开(公告)日：2011-02-09
申请号：CN200910030397.8
申请日：2009-03-20
Applicant: 东南大学
Abstract: 本发明公开了一种用于SATA的全数字扩频时钟发生器，属于扩频时钟领域。其结构包括相数转换器、数字环路滤波器、数控振荡器、多模分频器、Δ-∑调制器和地址产生电路，相数转换器包括鉴频/鉴相器和时数转换器，多模分频器包括S计数器、P计数器和4/5预分频器。本发明用于串行ATA发送器的1.5GHz全数字低抖动扩频时钟发生器是基于分频器调制方式进行设计，采用Δ-∑调制器改变全数字锁相环的反馈分频系数，达到对输出时钟的扩频调制，从而获得5000ppm的扩频时钟。本发明易于实现，面积小，与数字基带易于集成，对电源电压波动不敏感。
-
公开(公告)号：CN101478300A
公开(公告)日：2009-07-08
申请号：CN200910029129.4
申请日：2009-01-06
Applicant: 东南大学
IPC: H03K5/156
Abstract: 数字时钟占空比校准电路主要应用于高速数据通信系统及数字信号处理系统中(例如高速数据存储器、流水线型处理器等)对系统时钟的占空比进行校正，该电路中输入缓冲级(10)的输入端接待校准的原始输入时钟信号(CKI)；输入缓冲级(10)的输出端信号为缓冲后的输入时钟信号(CKB)，半周期延迟线HCDL(20)的输出端信号即半周期延迟时钟信号(CKD)，以及匹配延迟线(30)的输出端信号即匹配延时时钟信号(CKM)分别接RS触发器(40)的复位输入端R和置位输入端S；RS触发器(40)的输出端Q处信号即为校准后的具有50％占空比校准时钟信号(CKO)；输入缓冲级(10)的作用是保障时钟信号对后续电路的扇出能力。
-
-
-
Search Results
4
records
(took 0.016 seconds)
