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发明公开
基于FPGA的YOLOv2-tiny神经网络低延时硬件加速器实现方法有权转让

公开(公告)号：CN110555516A

公开(公告)日：2019-12-10

申请号：CN201910796486.7

申请日：2019-08-27

Applicant: 上海交通大学

Inventor： 郭谦 , 张津铭 , 李杰 , 李岑 , 蒋剑飞 , 绳伟光 , 景乃锋 , 王琴 , 贺光辉

IPC: G06N3/04 , G06N3/063

Abstract: 一种基于FPGA的YOLOv2-tiny神经网络低延时硬件加速器实现方法，包括步骤：网络量化；进行基于YOLOv2-tiny的目标检测系统整体硬件架构设计；进行卷积层处理单元设计；双乘法器设计和设计空间探索。本发明可以显著降低整体系统的延时，提高DSP的使用效率。

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