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Patent Agency Ranking
公开(公告)号：CN112084139A
公开(公告)日：2020-12-15
申请号：CN202010861508.6
申请日：2020-08-25
Applicant: 上海交通大学
IPC: G06F15/78
Abstract: 本发明公开了一种基于数据流驱动的多发射混合粒度可重构阵列处理器，涉及可重构阵列的异构节点设计技术领域。该阵列处理器包括数据访问单元、数据存储单元、粗粒度处理单元、细粒度处理单元、主核处理器、本地存储器和任务控制器。其中，粗粒度处理单元包括输入缓冲区、输出缓冲区、运算器、本地寄存器、可配置寄存器和可配置数据选择器。该阵列处理器提高了可重构阵列的并行执行能力，通过将功能操作码固化在硬件内部，减少主核指令的干预，减少取指译指开销，还保证了计算结果的正确性。
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公开(公告)号：CN111475205B
公开(公告)日：2023-03-17
申请号：CN202010135772.1
申请日：2020-03-02
Applicant: 上海交通大学 , 上海航天计算机技术研究所
IPC: G06F9/38 , G06F12/1027
Abstract: 本发明公开了一种基于数据流解耦合的粗粒度可重构阵列结构设计方法以及解耦合单元，涉及计算机协处理器加速领域，通过对造成静态CGRA中流水线停顿的数据流耦合现象归纳为访存、控制等因素导致的数据流速率不同而产生的互相影响，进行解耦合并设计解耦合单元，将其插入不同区域间耦合交互的位置，并将其作为统一的内存访问接口，优化了不同形式的流水线停顿，提高了CGRA的性能和资源利用率。
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公开(公告)号：CN111475205A
公开(公告)日：2020-07-31
申请号：CN202010135772.1
申请日：2020-03-02
Applicant: 上海交通大学 , 上海航天计算机技术研究所
IPC: G06F9/38 , G06F12/1027
Abstract: 本发明公开了一种基于数据流解耦合的粗粒度可重构阵列结构设计方法以及解耦合单元，涉及计算机协处理器加速领域，通过对造成静态CGRA中流水线停顿的数据流耦合现象归纳为访存、控制等因素导致的数据流速率不同而产生的互相影响，进行解耦合并设计解耦合单元，将其插入不同区域间耦合交互的位置，并将其作为统一的内存访问接口，优化了不同形式的流水线停顿，提高了CGRA的性能和资源利用率。
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公开(公告)号：CN106656116B
公开(公告)日：2020-02-11
申请号：CN201611226731.3
申请日：2016-12-27
Applicant: 上海交通大学
IPC: H03K5/13
Abstract: 本发明提供一种高线性度的相位插值器，包括：一负载电路，所述负载电路连接一等电位端；一差分对组，所述差分对组连接所述负载电路、一第一信号输入端、一第二信号输入端、一第三信号输入端和一第四信号输入端；一主电流源偏置阵列，所述主电流源偏置阵列连接所述差分对组、一象限控制信号输入端、一第一相位控制信号输入端和一第一偏置电压输入端；和两副电流源偏置阵列，两副电流源偏置阵列分别连接所述主电流源偏置阵列、一第二相位控制信号输入端和一第二偏置电压输入端。本发明的一种高线性度的相位插值器，可以获得高线性度的相位输出。
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公开(公告)号：CN106656116A
公开(公告)日：2017-05-10
申请号：CN201611226731.3
申请日：2016-12-27
Applicant: 上海交通大学
IPC: H03K5/13
Abstract: 本发明提供一种高线性度的相位插值器，包括：一负载电路，所述负载电路连接一等电位端；一差分对组，所述差分对组连接所述负载电路、一第一信号输入端、一第二信号输入端、一第三信号输入端和一第四信号输入端；一主电流源偏置阵列，所述主电流源偏置阵列连接所述差分对组、一象限控制信号输入端、一第一相位控制信号输入端和一第一偏置电压输入端；和两副电流源偏置阵列，两副电流源偏置阵列分别连接所述主电流源偏置阵列、一第二相位控制信号输入端和一第二偏置电压输入端。本发明的一种高线性度的相位插值器，可以获得高线性度的相位输出。
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