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公开(公告)号:CN1574274A
公开(公告)日:2005-02-02
申请号:CN200410047689.X
申请日:2004-05-26
Applicant: 三洋电机株式会社
CPC classification number: H01L24/10 , H01L21/76898 , H01L23/3114 , H01L24/13 , H01L2224/05001 , H01L2224/05008 , H01L2224/05024 , H01L2224/05124 , H01L2224/05139 , H01L2224/05144 , H01L2224/05147 , H01L2224/05155 , H01L2224/05166 , H01L2224/05181 , H01L2224/05184 , H01L2224/05548 , H01L2224/05569 , H01L2224/05624 , H01L2224/05639 , H01L2224/05644 , H01L2224/05647 , H01L2224/05655 , H01L2224/05666 , H01L2224/05681 , H01L2224/05684 , H01L2224/13 , H01L2224/13099 , H01L2924/01004 , H01L2924/01006 , H01L2924/01013 , H01L2924/01022 , H01L2924/01023 , H01L2924/01029 , H01L2924/01033 , H01L2924/01047 , H01L2924/01073 , H01L2924/01074 , H01L2924/01079 , H01L2924/014 , H01L2924/09701 , H01L2924/10329 , H01L2924/14 , H01L2924/00 , H01L2924/00014
Abstract: 本发明提供一种减小内部配线(26)的端部(28)与金属膜(30)的接触电阻且提高可靠性的半导体装置的制造方法。在半导体基板(10)的表面上,以跨越相邻的集成电路元件的边界的方式,通过氧化膜形成内部配线(26)。由环氧粘接剂等树脂层(12),在半导体基板(10)的表面上,粘合固定上部支撑基体(14),在半导体基板(10)的背面上,形成粘合固定了下部支撑基体(16)的层叠体。保留层叠体的一部分,切削树脂层(12)及内部配线(26),在形成使内部配线(26)的一部分露出的倒V字型的沟槽(切槽)24后,将切槽(24)暴露在等离子体气氛中,不断分解附着在内部配线(26)的端部(28)上的树脂层(12)的切屑(13)而除去。
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公开(公告)号:CN1692495A
公开(公告)日:2005-11-02
申请号:CN200380100219.9
申请日:2003-11-12
Applicant: 三洋电机株式会社
IPC: H01L23/12
CPC classification number: H01L24/10 , H01L21/3043 , H01L21/76898 , H01L21/78 , H01L23/3114 , H01L24/13 , H01L2224/05001 , H01L2224/05008 , H01L2224/05124 , H01L2224/05139 , H01L2224/05144 , H01L2224/05147 , H01L2224/05155 , H01L2224/05166 , H01L2224/05181 , H01L2224/05184 , H01L2224/05548 , H01L2224/05569 , H01L2224/13 , H01L2224/13099 , H01L2924/00014 , H01L2924/01004 , H01L2924/01006 , H01L2924/01013 , H01L2924/01022 , H01L2924/01023 , H01L2924/01029 , H01L2924/01033 , H01L2924/01047 , H01L2924/01073 , H01L2924/01074 , H01L2924/01079 , H01L2924/014 , H01L2924/09701 , H01L2924/10329 , H01L2924/14 , H01L2924/00 , H01L2224/05599
Abstract: 本发明提供一种半导体集成装置及其制造方法。该制造方法包含:在半导体基板形成集成电路元件的工序;形成内部布线的工序;在半导体基板的背面,沿着划线形成使内部布线的一部分露出的沟的工序;至少覆盖沟形成金属膜的工序;对金属膜构图,形成外部布线,并且在沟的底部除去金属膜的工序;覆盖外部布线和沟的底部形成保护膜的工序;沿着划线分割半导体芯片的工序。
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