公开(公告)号：CN101097959A

公开(公告)日：2008-01-02

申请号：CN200710126347.0

申请日：2007-06-29

Applicant: 三洋电机株式会社

Inventor： 神田良 ,  高桥严 ,  佐藤喜规

IPC: H01L29/78 ,  H01L29/36 ,  H01L21/336

CPC classification number: H01L29/7816 ,  H01L29/0878 ,  H01L29/1095 ,  H01L29/42368 ,  H01L29/42372 ,  H01L29/4933 ,  H01L29/66681

Abstract: 本发明提供一种半导体装置及其制造方法。在以往的半导体装置、例如MOS晶体管中，存在由于反向栅区域的杂质浓度、其扩散形状而使得寄生晶体管容易动作的问题。本发明的半导体装置、例如MOS晶体管中，在N型外延层(3)上形成有作为反向栅区域的P型扩散层(5)。在P型扩散层(5)上形成有作为源极区域的N型扩散层(7、8)。P型扩散层(5)在比N型扩散层(7、8)还深的深部具有杂质浓度峰值而形成。通过该结构，降低寄生晶体管在基极区域的电阻值，并且抑制MOS晶体管(1)在基极区域的电位上升，抑制寄生晶体管动作。并且，提高MOS晶体管(1)对寄生晶体管动作引起的破坏的耐破坏能力。

公开(公告)号：CN101097961A

公开(公告)日：2008-01-02

申请号：CN200710126349.X

申请日：2007-06-29

Applicant: 三洋电机株式会社

Inventor： 神田良 ,  高桥严 ,  佐藤喜规

IPC: H01L29/78 ,  H01L21/336

CPC classification number: H01L29/7816 ,  H01L21/266 ,  H01L29/0696 ,  H01L29/0865 ,  H01L29/0878 ,  H01L29/1083 ,  H01L29/1095 ,  H01L29/42368 ,  H01L29/42372 ,  H01L29/4238 ,  H01L29/4933 ,  H01L29/66681

Abstract: 本发明提供一种半导体装置及其制造方法。在以往的半导体装置、例如在具有补偿栅构造的MOS晶体管中，具有器件尺寸难以缩小的问题。本发明的半导体装置、例如在具有补偿栅构造的P沟道型MOS晶体管(1)中，在N型外延层(3)上、在源极区域与漏极区域之间形成有LOCOS氧化膜(20、21)。栅极电极(14、15)配置在LOCOS氧化膜(20、21)上。并且，作为漏极区域的P型扩散层(6、7)以及作为源极区域的P型扩散层(12、13)相对于栅极电极(14、15)位置精度良好地形成。通过该结构，能够缩小MOS晶体管(1)的器件尺寸。

公开(公告)号：CN101097961B

公开(公告)日：2011-11-09

申请号：CN200710126349.X

申请日：2007-06-29

Applicant: 三洋电机株式会社

Inventor： 神田良 ,  高桥严 ,  佐藤喜规

IPC: H01L29/78 ,  H01L21/336

CPC classification number: H01L29/7816 ,  H01L21/266 ,  H01L29/0696 ,  H01L29/0865 ,  H01L29/0878 ,  H01L29/1083 ,  H01L29/1095 ,  H01L29/42368 ,  H01L29/42372 ,  H01L29/4238 ,  H01L29/4933 ,  H01L29/66681

Abstract: 本发明提供一种半导体装置及其制造方法。在以往的半导体装置、例如在具有补偿栅构造的MOS晶体管中，具有器件尺寸难以缩小的问题。本发明的半导体装置、例如在具有补偿栅构造的P沟道型MOS晶体管(1)中，在N型外延层(3)上、在源极区域与漏极区域之间形成有LOCOS氧化膜(20、21)。栅极电极(14、15)配置在LOCOS氧化膜(20、21)上。并且，作为漏极区域的P型扩散层(6、7)以及作为源极区域的P型扩散层(12、13)相对于栅极电极(14、15)位置精度良好地形成。通过该结构，能够缩小MOS晶体管(1)的器件尺寸。

公开(公告)号：CN101162718A

公开(公告)日：2008-04-16

申请号：CN200710162985.8

申请日：2007-10-09

Applicant: 三洋电机株式会社 ,  三洋半导体株式会社

Inventor： 佐藤喜规 ,  大根尚树 ,  山前武士

IPC: H01L27/06 ,  H01L23/522 ,  H01L21/822 ,  H01L21/768

CPC classification number: H01L27/0629 ,  H01L23/5222 ,  H01L23/5228 ,  H01L28/24 ,  H01L29/66681 ,  H01L29/7817 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 本发明涉及一种半导体装置及其制造方法，在现有的半导体装置中，由于经由接触孔将电阻体和配线层连接，故存在电阻体和衬底的寄生容量难以降低的问题。在本发明的半导体装置中，由氮化钛(TiN)膜构成的电阻体(25)在绝缘层(26)上直接与配线层(28、29)连接。根据该构造，使电阻体(25)和配线层(28、29)的接触面积增大，并使接触电阻降低。另外，通过加宽电阻体(25)和外延层(3)的离开距离(L1)，可降低电阻体(25)上的寄生容量，且提高半导体装置的高频特性。

公开(公告)号：CN101097960A

公开(公告)日：2008-01-02

申请号：CN200710126348.5

申请日：2007-06-29

Applicant: 三洋电机株式会社

Inventor： 神田良 ,  高桥严 ,  佐藤喜规

IPC: H01L29/78 ,  H01L29/36 ,  H01L21/336

CPC classification number: H01L29/7816 ,  H01L29/1083 ,  H01L29/1095 ,  H01L29/42368 ,  H01L29/66681

Abstract: 本发明提供一种半导体装置及其制造方法。在以往的半导体装置中，具有由于漏极-源极间的耐击穿电压的降低而难以得到所希望的耐压特性的问题。本发明的半导体装置中，在N型外延层(3)上形成有P型扩散层(5)。在P型扩散层(5)上形成有作为反向栅区域的N型扩散层(8)。N型扩散层(8)通过使用了漏极电极(12、13)的自调整技术形成。通过该构成，能够使作为源极区域的P型扩散层(10、11)附近的N型扩散层(8)的杂质浓度成为高浓度。并且，可提高漏极-源极间的耐击穿电压，实现MOS晶体管(1)的希望耐压特性。