-
公开(公告)号：CN113764006A
公开(公告)日：2021-12-07
申请号：CN202110430292.2
申请日：2021-04-21
Applicant: 三星电子株式会社 , 汉阳大学校产学协力团
IPC: G11C7/10
Abstract: 提供了一种存储器装置和包括该存储器装置的存储器系统。存储器装置可以包括数据总线反转(DBI)模式选择器，其被配置为根据多位数据从分别与多个DBI模式对应的多个多位DBI信号之中选择第一多位DBI信号；多模式DBI编码器，其被配置为通过根据第一多位DBI信号对多位数据进行DBI编码来生成经编码的多位数据；以及收发器，其被配置为通过数据通道发送与经编码的多位数据对应的数据符号，并且通过DBI通道发送与第一多位DBI信号对应的DBI符号。
-
公开(公告)号：CN117220666A
公开(公告)日：2023-12-12
申请号：CN202310675710.3
申请日：2023-06-08
Applicant: 三星电子株式会社 , 汉阳大学校产学协力团
IPC: H03K19/0944 , G09G3/20 , H03K19/017 , H03K19/003 , H03M9/00
Abstract: 一种并串转换器，包括被配置为分别接收第一至第四数据输入信号的第一至第四输入节点，以及被配置为输出数据输出信号的输出节点。提供了第一至第四逻辑电路，其被配置为与第一至第四时钟信号同步地、一次一个地将第一至第四输入节点中的相应节点电耦接到输出节点。第一逻辑电路包括第一输入电路、第二输入电路和电耦接到第一输入电路和第二输入电路的输出电路。该输出电路包括具有耦接到输出节点的漏极端子的第一上拉晶体管和第一下拉晶体管，连接在第一上拉晶体管的源极端和第一电源节点之间的第二上拉晶体管，以及连接在第一下拉晶体管的源极端和第二电源节点之间的第二下拉晶体管。
-
公开(公告)号：CN111554331B
公开(公告)日：2025-02-07
申请号：CN202010082594.0
申请日：2020-02-07
Applicant: 三星电子株式会社
IPC: G11C7/10
Abstract: 一种非易失性存储器器件包括第一存储器单元阵列、第一双向复用器、第一寄存器、第二寄存器、第一I/O焊盘和第二个I/O焊盘。第一存储器单元阵列存储第一数据。第一双向复用器接收第一数据并将第一数据分发为第一子数据和第二子数据。第一寄存器存储来自第一双向复用器的第一子数据。第二寄存器存储来自第二双向复用器的第二子数据。第一I/O焊盘将来自第一寄存器的第一子数据输出到外部。第二I/O焊盘将来自第二寄存器的第二子数据输出到外部。
-
公开(公告)号：CN118093254A
公开(公告)日：2024-05-28
申请号：CN202311569652.2
申请日：2023-11-22
Applicant: 三星电子株式会社
Abstract: 提供了纠错装置和纠错方法。所述纠错装置包括：接收器，被配置为接收通过包括一个或多个线路的通道从外部装置发送的多个纠错码(ECC)码字；ECC解码器，被配置为通过针对所述多个ECC码字执行纠错生成多个回读ECC码字，并且基于所述多个回读ECC码字生成第一循环冗余校验(CRC)码字；CRC校验器，被配置为确定第一CRC码字中是否存在错误；以及回读ECC解码器，被配置为当确定第一CRC码字中存在错误时，通过基于从ECC解码器接收到的纠错结果信息估计剩余错误位置并且基于剩余错误位置针对所述多个回读ECC码字执行剩余纠错，来生成第二CRC码字。
-
公开(公告)号：CN115967380A
公开(公告)日：2023-04-14
申请号：CN202211222707.8
申请日：2022-10-08
Applicant: 三星电子株式会社
Abstract: 一种用于时钟信号的延迟电路，包括第一信号发生器、第一反相电路、第二信号发生器和第二反相电路。第一信号发生器被配置为基于延迟码生成多个第一开关信号。第一反相电路包括多个第一反相器，其分别响应于多个第一开关信号而选择性地开启，并且被配置为调节时钟信号的第一边沿和第二边沿两者的第一延迟时间。第二信号发生器被配置为基于占空比码生成多个第二开关信号。第二反相电路包括多个第二上拉单元和多个第二下拉单元，多个第二上拉单元中的相应的第二上拉单元或多个第二下拉单元中的相应的第二下拉单元响应于多个第二开关信号中的相应的第二开关信号而选择性地开启。第二反相电路被配置为调节时钟信号的第一边沿、第二边沿、或第一边沿和第二边沿两者的第二延迟时间。
-
Patent Agency Ranking
公开(公告)号：CN115798531A
公开(公告)日：2023-03-14
申请号：CN202211407966.8
申请日：2018-05-16
Applicant: 三星电子株式会社
IPC: G11C7/10
Abstract: 非易失性存储器(NVM)器件包括数据引脚、控制引脚、片内终结(ODT)引脚以及共同连接到所述数据引脚和所述控制引脚的多个NVM存储器芯片。所述NVM芯片中的第一NVM芯片包括ODT电路。所述第一NVM芯片基于通过所述控制引脚接收的控制信号和通过所述ODT引脚接收的ODT信号来确定ODT写入模式和ODT读取模式中的一个，在所述ODT写入模式期间使用ODT电路在数据引脚上执行ODT，并在所述ODT读取模式期间使用ODT电路在控制引脚上执行ODT。
-
公开(公告)号：CN108877853B
公开(公告)日：2022-11-22
申请号：CN201810466576.5
申请日：2018-05-16
Applicant: 三星电子株式会社
IPC: G11C7/10
Abstract: 非易失性存储器(NVM)器件包括数据引脚、控制引脚、片内终结(ODT)引脚以及共同连接到所述数据引脚和所述控制引脚的多个NVM存储器芯片。所述NVM芯片中的第一NVM芯片包括ODT电路。所述第一NVM芯片基于通过所述控制引脚接收的控制信号和通过所述ODT引脚接收的ODT信号来确定ODT写入模式和ODT读取模式中的一个，在所述ODT写入模式期间使用ODT电路在数据引脚上执行ODT，并在所述ODT读取模式期间使用ODT电路在控制引脚上执行ODT。
-
公开(公告)号：CN115223607A
公开(公告)日：2022-10-21
申请号：CN202111559801.8
申请日：2021-12-20
Applicant: 三星电子株式会社
IPC: G11C7/22
Abstract: 公开了正交误差校正电路和包括其的半导体存储器装置。所述正交误差校正电路包括占空比调节电路、相位内插器、鉴相器和延迟控制电路。占空比调节电路通过以下操作生成其偏移和占空比误差被同时调节的第一校正时钟信号和第二校正时钟信号：基于第一控制码集至第三控制码集和固定控制码集，调节第二时钟信号的边沿的延迟并且调节第一时钟信号的下降沿的延迟。相位内插器通过对从第一调节时钟信号至第四调节时钟信号选择的第二选择时钟信号进行延迟，生成第二延迟选择时钟信号。鉴相器检测第一选择时钟信号与第二延迟选择时钟信号之间的相位差以生成上信号和/或下信号。延迟控制电路基于上信号和/或下信号生成第一控制码集至第四控制码集。
-
公开(公告)号：CN114696762A
公开(公告)日：2022-07-01
申请号：CN202111549028.7
申请日：2021-12-17
Applicant: 三星电子株式会社
Abstract: 一种放大器电路包括第一单元电路和第二单元电路。第一单元电路可以包括第一电流镜电路和第一输入电路，该第一电流镜电路包括第一有源电感器，该第一有源电感器包括P沟道晶体管，该第一输入电路被配置为基于差分输入信号对来生成第一差分电流和第二差分电流。第二单元电路可以包括第二电流镜电路和第二输入电路，该第二电流镜电路包括第二有源电感器，该第二有源电感器包括P沟道晶体管，该第二输入电路被配置为基于差分输入信号对来生成第三差分电流和第四差分电流。
-
公开(公告)号：CN114637713A
公开(公告)日：2022-06-17
申请号：CN202111023215.1
申请日：2021-09-01
Applicant: 三星电子株式会社
Abstract: 提供了一种转译器件、一种测试系统和一种存储器系统。该转译器件包括：多个第一输入/输出(I/O)电路，基于脉冲幅度调制(PAM)‑M模式通过多个引脚分别发送和接收第一信号；第二I/O电路，基于PAM‑N模式通过一个或多个引脚发送和接收第二信号；以及转译电路，将第一信号转译为第二信号并将第二信号转译为第一信号。M和N是2或更大的不同整数。
-
-
-
-
-
-
-
-
-
Search Results
80
records
(took 0.043 seconds)
