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公开(公告)号：CN115881818A
公开(公告)日：2023-03-31
申请号：CN202211196057.4
申请日：2022-09-26
Applicant: 三星电子株式会社
IPC: H01L29/78
Abstract: 一种半导体器件，其包括：衬底，包括第一区域和第二区域；在第一区域上的第一有源图案和在第二区域上的第二有源图案；在第一有源图案上的第一栅电极和在第二有源图案上的第二栅电极；以及穿透第一栅电极的第一切割图案和穿透第二栅电极的第二切割图案，其中第一栅电极在一个方向上测量的宽度小于第二栅电极的宽度，第一切割图案的最大宽度大于第一栅电极的所述宽度，第二切割图案的最小宽度小于第二栅电极的所述宽度。
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公开(公告)号：CN115148817A
公开(公告)日：2022-10-04
申请号：CN202210245403.7
申请日：2022-03-11
Applicant: 三星电子株式会社
IPC: H01L29/78 , H01L29/10 , H01L29/423
Abstract: 一种半导体器件，包括：第一有源区和第二有源区，在第一方向上延伸并且在第二方向上分别具有第一宽度和第二宽度，第二宽度大于第一宽度；连接区，连接到第一有源区和第二有源区并且在所述第二方向上具有在第一宽度与第二宽度之间的第三宽度；第一栅结构和第二栅结构，分别与第一有源区和第二有源区交叉并且在第二方向上延伸；以及虚设结构，与连接区的至少一部分交叉，在所述第二方向上延伸，并且在第一方向上在第一栅结构与第二栅结构之间。虚设结构包括：第一图案部和第二图案部，在第一方向上与第一栅结构的侧表面分别间隔开第一距离和第二距离，第二距离大于所述第一距离。
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公开(公告)号：CN113410225A
公开(公告)日：2021-09-17
申请号：CN202011481686.2
申请日：2020-12-15
Applicant: 三星电子株式会社
IPC: H01L27/02 , H01L27/108 , H01L43/08 , H01L45/00
Abstract: 公开了一种半导体存储器器件。所述器件可以包括：第一杂质区域和第二杂质区域，设置在衬底中且彼此间隔开，所述第二杂质区域具有比所述第一杂质区域高的顶表面；器件隔离图案，介于所述第一杂质区域与所述第二杂质区域之间；第一接触塞，与所述第一杂质区域接触并具有比所述第二杂质区域的顶表面低的底表面；间隙填充绝缘图案，介于所述第一接触塞与所述第二杂质区域之间；第一保护间隔物，介于所述间隙填充绝缘图案与所述第二杂质区域之间；以及第一间隔物，与所述第一接触塞的侧表面和所述器件隔离图案接触，并且介于所述第一保护间隔物与所述间隙填充绝缘图案之间。
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公开(公告)号：CN111092081A
公开(公告)日：2020-05-01
申请号：CN201911004947.9
申请日：2019-10-22
Applicant: 三星电子株式会社
IPC: H01L27/108
Abstract: 公开了一种半导体器件，该半导体器件包括：半导体基板；第一杂质区和第二杂质区，在半导体基板中彼此间隔开；在半导体基板上的位线，该位线在第一方向上延伸；以及位线接触，将第一杂质区电连接到位线。位线接触包括：金属层，包括第一侧表面和第二侧表面；以及硅层，覆盖金属层的第一侧表面并且不覆盖金属层的第二侧表面。
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公开(公告)号：CN114551444A
公开(公告)日：2022-05-27
申请号：CN202111392644.6
申请日：2021-11-23
Applicant: 三星电子株式会社
IPC: H01L27/088 , H01L23/522 , H01L23/528
Abstract: 一种半导体器件可以包括：衬底，包括第一有源区和第二有源区以及在其间的场区；分别提供在第一有源区和第二有源区上的第一有源图案和第二有源图案；分别提供在第一有源图案和第二有源图案上的第一源极/漏极图案和第二源极/漏极图案；在第一源极/漏极图案之间的第一沟道图案和在第二源极/漏极图案之间的第二沟道图案；以及栅电极，从第一沟道图案延伸到第二沟道图案以跨越场区。第一沟道图案和第二沟道图案中的每个可以包括堆叠为彼此间隔开的半导体图案。在场区上的栅电极的下部的宽度可以随着与衬底的顶表面的距离减小而减小。
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Patent Agency Ranking
公开(公告)号：CN110890372A
公开(公告)日：2020-03-17
申请号：CN201910827503.9
申请日：2019-09-03
Applicant: 三星电子株式会社
IPC: H01L27/108 , G11C5/02
Abstract: 公开了一种半导体存储器装置及其制造方法。该器件可包括：包括单元阵列区域的第一衬底；覆盖第一衬底的第一层间绝缘层；设置在第一层间绝缘层上的第二衬底，该第二衬底包括电连接到单元阵列区域的芯区域；第一粘合绝缘层，插入在第一层间绝缘层和第二衬底之间；以及接触插塞，穿透第二衬底、第一粘合绝缘层和第一层间绝缘层并将单元阵列区域与芯区域电连接。
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公开(公告)号：CN104681090A
公开(公告)日：2015-06-03
申请号：CN201410586479.1
申请日：2014-10-28
Applicant: 三星电子株式会社
CPC classification number: G11C13/004 , G11C11/1659 , G11C11/1675 , G11C11/1677 , G11C13/0004 , G11C13/0007 , G11C13/0026 , G11C13/0028 , G11C13/003 , G11C13/0064 , G11C13/0069 , G11C2013/0054 , G11C2213/76 , G11C2213/79
Abstract: 提供一种控制单元晶体管的接口状态提高感测界限的电阻存储装置。存储系统可包括：存储装置，具有电连接到多条位线和多条字线的非易失性存储单元的阵列。所述非易失性存储单元可包括与相应单元晶体管电串联连接的各个非易失性电阻装置。还提供可连接到所述存储装置的控制器。所述控制器可被配置为在将数据写入到所述存储装置中的操作期间利用支持(i)非易失性电阻装置和(ii)单元晶体管内的接口状态的双编程的信号来驱动所述存储装置。
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公开(公告)号：CN113013162A
公开(公告)日：2021-06-22
申请号：CN202011451826.1
申请日：2020-12-10
Applicant: 三星电子株式会社
IPC: H01L27/088 , H01L21/8234
Abstract: 一种半导体器件包括：有源图案，在基板上在第一方向上延伸，被分隔区域划分为多个区域，并具有朝向分隔区域暴露的第一边缘部分；第一沟道层、第二沟道层和第三沟道层，垂直地分隔开并顺序地设置在有源图案上；第一栅电极，在第二方向上延伸，与有源图案相交，并围绕第一沟道层、第二沟道层和第三沟道层；源极/漏极区，设置在有源图案上，在第一栅电极的至少一侧，并接触第一沟道层、第二沟道层和第三沟道层；半导体结构，包括交替地堆叠在有源图案上的第一半导体层和第二半导体层，并具有朝向分隔区域暴露的第二边缘部分；以及阻挡层，覆盖半导体结构的上表面、侧表面和第二边缘部分中的至少一个。
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公开(公告)号：CN104681090B
公开(公告)日：2019-07-12
申请号：CN201410586479.1
申请日：2014-10-28
Applicant: 三星电子株式会社
CPC classification number: G11C13/004 , G11C11/1659 , G11C11/1675 , G11C11/1677 , G11C13/0004 , G11C13/0007 , G11C13/0026 , G11C13/0028 , G11C13/003 , G11C13/0064 , G11C13/0069 , G11C2013/0054 , G11C2213/76 , G11C2213/79
Abstract: 提供一种控制单元晶体管的接口状态提高感测界限的电阻存储装置。存储系统可包括：存储装置，具有电连接到多条位线和多条字线的非易失性存储单元的阵列。所述非易失性存储单元可包括与相应单元晶体管电串联连接的各个非易失性电阻装置。还提供可连接到所述存储装置的控制器。所述控制器可被配置为在将数据写入到所述存储装置中的操作期间利用支持(i)非易失性电阻装置和(ii)单元晶体管内的接口状态的双编程的信号来驱动所述存储装置。
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公开(公告)号：CN113013162B
公开(公告)日：2024-12-24
申请号：CN202011451826.1
申请日：2020-12-10
Applicant: 三星电子株式会社
IPC: H01L27/088 , H01L21/8234
Abstract: 一种半导体器件包括：有源图案，在基板上在第一方向上延伸，被分隔区域划分为多个区域，并具有朝向分隔区域暴露的第一边缘部分；第一沟道层、第二沟道层和第三沟道层，垂直地分隔开并顺序地设置在有源图案上；第一栅电极，在第二方向上延伸，与有源图案相交，并围绕第一沟道层、第二沟道层和第三沟道层；源极/漏极区，设置在有源图案上，在第一栅电极的至少一侧，并接触第一沟道层、第二沟道层和第三沟道层；半导体结构，包括交替地堆叠在有源图案上的第一半导体层和第二半导体层，并具有朝向分隔区域暴露的第二边缘部分；以及阻挡层，覆盖半导体结构的上表面、侧表面和第二边缘部分中的至少一个。
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