公开(公告)号：CN119496785A

公开(公告)日：2025-02-21

申请号：CN202410449518.7

申请日：2024-04-15

Applicant: 三星电子株式会社

Inventor： 李荣炫 ,  苏镇麟 ,  金京守 ,  朴商秀 ,  郑辰 ,  赵正显

IPC: H04L67/1095 ,  H04L49/10 ,  H04L49/90

Abstract: 提供了使数据同步的网络装置、系统和操作CXL交换装置的方法。各种示例实施例可包括用于使数据同步的操作网络装置的方法、包括操作网络装置的计算机可读指令的非暂时性计算机可读介质、包括网络装置的系统和/或计算快速链路(CXL)交换装置。一种基于CXL的系统包括：多个CXL处理装置，其被配置为基于输入矢量数据和子矩阵执行矩阵乘法计算，并且基于矩阵乘法计算的结果输出至少一个中断信号和至少一个数据包，至少一个数据包包括输出矢量数据和与输出矢量数据相关联的特性数据；以及CXL交换装置，其被配置为：使输出矢量数据同步，该同步包括基于中断信号和数据包对输出矢量数据执行计算操作；并且向多个CXL处理装置提供经同步的矢量数据。

公开(公告)号：CN118377607A

公开(公告)日：2024-07-23

申请号：CN202311338602.3

申请日：2023-10-16

Applicant: 三星电子株式会社

Inventor： 禹炅完 ,  金京守 ,  权容硕 ,  金娜延 ,  苏镇麟

IPC: G06F9/50 ,  G06F15/16

Abstract: 公开了加速器模块和包括加速器模块的计算系统。所述加速器模块包括多个存储器和控制器。控制器包括多个存储器控制器、多个处理单元和管理电路。所述多个存储器控制器和所述多个存储器形成多个存储器子通道。所述多个处理单元对存储在所述多个存储器中或者从所述多个存储器读取的多个数据执行计算操作。管理电路响应于第一存储器子通道和第一处理单元处于重工作负载状态而重新分发由所述多个处理单元执行的任务或者改变所述多个存储器控制器与所述多个处理单元之间的连接。

公开(公告)号：CN119025018A

公开(公告)日：2024-11-26

申请号：CN202410164364.7

申请日：2024-02-05

Applicant: 三星电子株式会社

Inventor： 朴商秀 ,  金京守 ,  金娜延 ,  苏镇麟 ,  禹炅完 ,  李荣炫 ,  李宗键 ,  郑辰 ,  赵正显

IPC: G06F3/06

Abstract: 一种计算快速链路(CXL)存储设备，包括：存储设备，存储数据；以及控制器，被配置为基于通过第一协议接收的第一命令从存储设备读取数据，基于通过与第一协议不同的第二协议接收的第二命令选择计算引擎，并且控制计算引擎对读取的数据执行计算。

公开(公告)号：CN114691575A

公开(公告)日：2022-07-01

申请号：CN202111621669.9

申请日：2021-12-28

Applicant: 三星电子株式会社

Inventor： 赵正显 ,  权容硕 ,  金京守 ,  金钟勋 ,  石宗铉 ,  李宗键

IPC: G06F13/40

Abstract: 本公开涉及一种存储器模块、主板和服务器设备，其中一种存储器模块，包括存储器基底，存储器基底包括配置为连接至外部设备的主连接器和辅助连接器；以及多个存储器芯片，安装在存储器基底的第一表面或第二表面中的至少一个上，其中主连接器布置在存储器基底的一侧上，并且辅助连接器布置在存储器基底的第二表面上。

公开(公告)号：CN113971139A

公开(公告)日：2022-01-25

申请号：CN202110346383.8

申请日：2021-03-31

Applicant: 三星电子株式会社

Inventor： 权容硕 ,  苏镇麟 ,  李宗键 ,  金京守 ,  郑辰 ,  赵正显

IPC: G06F12/06 ,  G06F11/30 ,  G11C8/08

Abstract: 提供了存储模块和具有存储模块的存储系统。一种存储模块可以包括命令/地址端子、数据端子、至少一个监测端子、缓冲器和多个半导体存储器件。所述缓冲器可以被配置为接收并缓冲通过所述数据端子施加的数据和通过所述命令/地址端子施加的命令/地址，以生成缓冲的写入数据和缓冲的命令/地址。所述缓冲器可以被配置为对所述缓冲的写入数据和所述缓冲的命令/地址进行缓冲，以生成模块数据和模块命令/地址并进行存储，然后通过所述至少一个监测端子发送所述缓冲的写入数据的所述至少一部分作为监测数据。所述多个半导体存储器件可以被配置为响应于所述模块命令/地址来接收和存储所述模块数据。

公开(公告)号：CN118503181A

公开(公告)日：2024-08-16

申请号：CN202311676693.1

申请日：2023-12-08

Applicant: 三星电子株式会社

Inventor： 郑辰 ,  李荣炫 ,  权容硕 ,  金京守 ,  苏镇麟

IPC: G06F13/42 ,  G06F13/16

Abstract: 一种计算系统包括互连装置、电耦接以与所述互连装置通信的多个存储器装置、电耦接以与所述互连装置通信且被配置为产生经由所述互连装置对所述多个存储器装置的访问请求的多个主机装置、以及多个拥塞监视器。这些拥塞监视器被配置为通过实时监视关于多个存储器装置中的至少一个和互连装置的信号传送的拥塞程度来生成拥塞信息。计算系统还被配置为基于所述拥塞信息，控制所述多个主机装置到所述多个存储器装置的存储器区域分配以及所述互连装置内部的信号传送路径中的至少一者。

公开(公告)号：CN118503160A

公开(公告)日：2024-08-16

申请号：CN202311368293.4

申请日：2023-10-20

Applicant: 三星电子株式会社

Inventor： 金京守 ,  苏镇麟 ,  权容硕 ,  郑辰

IPC: G06F13/16 ,  G06F13/38 ,  G06F13/42 ,  G11C11/56 ,  G11C11/34

Abstract: 公开了存储器扩展器和包括存储器扩展器的计算系统。所述存储器扩展器包括存储器子模块、电源管理集成电路、控制器和电源控制器。存储器子模块存储数据，并且每个存储器子模块包括一个或多个存储器。电源管理集成电路独立地将电力分别供应给存储器子模块。控制器通过接口(例如，计算快速链路(CXL))与外部装置通信，控制存储器子模块的操作，并检查存储器子模块是否异常。电源控制器控制电源管理集成电路的操作。响应于第一存储器子模块变得异常，电源控制器控制第一电源管理集成电路阻断供应给第一存储器子模块的第一电力。

公开(公告)号：CN115687193A

公开(公告)日：2023-02-03

申请号：CN202210821174.9

申请日：2022-07-12

Applicant: 三星电子株式会社

Inventor： 李宗键 ,  苏镇麟 ,  权容硕 ,  金京守 ,  尹一权 ,  赵正显

IPC: G06F13/16 ,  G06F12/02

Abstract: 提供了存储模块、包括其的系统以及存储模块的操作方法。所述存储模块包括设备存储器以及控制器，所述设备存储器被配置为存储数据，并且包括第一存储区域和第二存储区域，所述控制器包括加速器电路。所述控制器被配置为：控制所述设备存储器；响应于模式改变请求，向主机处理器发送用于从系统存储器映射排除所述第一存储区域的命令；并且修改存储配置寄存器，以从所述存储配置寄存器排除所述第一存储区域。所述加速器电路被配置为使用所述第一存储区域来执行加速操作。

公开(公告)号：CN113806248A

公开(公告)日：2021-12-17

申请号：CN202110575180.6

申请日：2021-05-25

Applicant: 三星电子株式会社

Inventor： 金京守 ,  苏镇麟 ,  李宗键 ,  权容硕 ,  郑辰 ,  赵正显

IPC: G06F12/0877 ,  G06N3/04 ,  G06N3/08

Abstract: 一种存储器模块，包括：第一存储器器件；第二存储器器件；以及，处理缓存器电路，其被连接到第一存储器器件和第二存储器器件(彼此独立)以及主机。提供了一种处理缓存器电路，其包括处理电路和缓存器。处理电路基于从主机接收的处理命令，处理从主机接收的数据、存储在第一存储器器件中的数据、或存储在第二存储器器件中的数据中的至少一项。缓存器被配置为存储由处理电路处理的数据。处理缓存器电路被配置为，按照DDR SDRAM标准与主机通信。

公开(公告)号：CN113806248B

公开(公告)日：2025-04-08

申请号：CN202110575180.6

申请日：2021-05-25

Applicant: 三星电子株式会社

Inventor： 金京守 ,  苏镇麟 ,  李宗键 ,  权容硕 ,  郑辰 ,  赵正显

IPC: G06F12/0877 ,  G06F12/02 ,  G11C11/4096 ,  G11C29/08

Abstract: 一种存储器模块，包括：第一存储器器件；第二存储器器件；以及，处理缓存器电路，其被连接到第一存储器器件和第二存储器器件(彼此独立)以及主机。提供了一种处理缓存器电路，其包括处理电路和缓存器。处理电路基于从主机接收的处理命令，处理从主机接收的数据、存储在第一存储器器件中的数据、或存储在第二存储器器件中的数据中的至少一项。缓存器被配置为存储由处理电路处理的数据。处理缓存器电路被配置为，按照DDR SDRAM标准与主机通信。