公开(公告)号：CN112837725B

公开(公告)日：2025-04-18

申请号：CN202010915165.7

申请日：2020-09-03

Applicant: 三星电子株式会社

Inventor： 郑允敬 ,  秋喆焕

IPC: G11C11/406 ,  G11C29/42

Abstract: 本公开涉及一种半导体存储器件和操作半导体存储器件的方法。所述半导体存储器件包括存储单元阵列、纠错码(ECC)引擎、刷新控制电路和控制逻辑电路。所述存储单元阵列包括存储单元行。所述刷新控制电路对所述存储单元行执行刷新操作。所述控制逻辑电路控制所述ECC引擎，使得所述ECC引擎在读取操作期间通过对至少一个第一存储单元行中的子页面执行ECC解码来生成错误生成信号。所述控制逻辑电路将所述第一存储单元行的错误发生计数与阈值进行比较，并基于所述比较向所述刷新控制电路提供所述第一存储单元行的第一地址作为错误地址。所述刷新控制电路增加在刷新时段期间在所述第一存储单元行中执行的刷新操作的次数。

公开(公告)号：CN120035151A

公开(公告)日：2025-05-23

申请号：CN202411137745.2

申请日：2024-08-19

Applicant: 三星电子株式会社

Inventor： 梁润硕 ,  李润相 ,  金敏秀 ,  申宰宇 ,  安珉焕 ,  郑允敬 ,  郑震硕

IPC: H10B80/00 ,  H01L25/065 ,  H01L23/538 ,  H01L23/485 ,  H01L23/498

Abstract: 一种半导体封装件，包括：多个第一半导体芯片，多个第一半导体芯片沿垂直方向顺序地堆叠，并且经由多个第一贯通电极彼此连接，多个第一半导体芯片中的每个第一半导体芯片在水平方向上具有第一宽度；第二半导体芯片，第二半导体芯片位于多个第一半导体芯片下方，并且经由多个第二贯通电极连接到多个第一半导体芯片，第二半导体芯片在水平方向上具有第二宽度，第二宽度大于第一宽度；再分布层，再分布层位于第二半导体芯片下方，再分布层在水平方向上具有第三宽度，第三宽度基本上等于第二宽度；以及多个第一连接凸块，多个第一连接凸块位于第二半导体芯片与再分布层之间。

公开(公告)号：CN118152309A

公开(公告)日：2024-06-07

申请号：CN202311672551.8

申请日：2023-12-07

Applicant: 三星电子株式会社

Inventor： 梁润硕 ,  柳瑟儿 ,  申宰宇 ,  安珉焕 ,  李圣镇 ,  李圣学 ,  李应彰 ,  郑允敬 ,  郑震硕

IPC: G06F13/16 ,  G06F13/40 ,  G06F13/38

Abstract: 一种存储器设备和系统，包括多个物理接口。存储器设备包括缓冲裸片和存储器裸片堆叠，缓冲裸片包括被配置为与外部设备通信的第一接口电路和第二接口电路，存储器裸片堆栈安装在缓冲裸片上并且包括多个堆叠的存储器裸片。多个存储器裸片电连接到第一接口电路和第二接口电路，第一接口电路被配置为响应于第一选择信号而激活，并且第二接口电路被配置为响应于第二选择信号而激活。从存储器设备外部的存储器控制器接收第一选择信号和第二选择信号。

公开(公告)号：CN119181395A

公开(公告)日：2024-12-24

申请号：CN202410243945.X

申请日：2024-03-04

Applicant: 三星电子株式会社

Inventor： 梁润硕 ,  申宰宇 ,  安珉焕 ,  郑允敬 ,  郑震硕

IPC: G11C7/10

Abstract: 本公开涉及存储器件和存储系统。一种示例存储器件包括沿第一方向堆叠的第一核裸片、第二核裸片和基体裸片。所述基体裸片被配置为：通过贯通通路基于模式信号以不同的突发长度输出由所述第一核裸片和所述第二核裸片提供的存储单元的数据。所述贯通通路在所述第一方向上穿过所述第一核裸片和所述第二核裸片。

公开(公告)号：CN112837725A

公开(公告)日：2021-05-25

申请号：CN202010915165.7

申请日：2020-09-03

Applicant: 三星电子株式会社

Inventor： 郑允敬 ,  秋喆焕

IPC: G11C11/406 ,  G11C29/42

Abstract: 本公开涉及一种半导体存储器件和操作半导体存储器件的方法。所述半导体存储器件包括存储单元阵列、纠错码(ECC)引擎、刷新控制电路和控制逻辑电路。所述存储单元阵列包括存储单元行。所述刷新控制电路对所述存储单元行执行刷新操作。所述控制逻辑电路控制所述ECC引擎，使得所述ECC引擎在读取操作期间通过对至少一个第一存储单元行中的子页面执行ECC解码来生成错误生成信号。所述控制逻辑电路将所述第一存储单元行的错误发生计数与阈值进行比较，并基于所述比较向所述刷新控制电路提供所述第一存储单元行的第一地址作为错误地址。所述刷新控制电路增加在刷新时段期间在所述第一存储单元行中执行的刷新操作的次数。

公开(公告)号：CN118841050A

公开(公告)日：2024-10-25

申请号：CN202311489446.0

申请日：2023-11-08

Applicant: 三星电子株式会社

Inventor： 梁润硕 ,  郑允敬 ,  申宰宇 ,  安珉焕 ,  郑震硕

IPC: G11C7/10

Abstract: 公开了一种存储器件，包括第一物理接口、第二物理接口、第一存储核心、第二存储核心和设置电路。第一存储核心被分配给第一物理接口，并且包括经由贯通电极连接的多个第一堆叠存储管芯。第二存储核心被分配给第二物理接口，并且包括经由贯通电极连接的多个第二堆叠存储管芯。设置电路设置第一物理接口和第二物理接口之中的要用于与存储器件的外部设备连接的至少一个物理接口。

公开(公告)号：CN118159037A

公开(公告)日：2024-06-07

申请号：CN202311156846.X

申请日：2023-09-08

Applicant: 三星电子株式会社

Inventor： 梁润硕 ,  郑允敬 ,  柳瑟儿 ,  李东起 ,  安珉焕 ,  李应彰 ,  秋喆焕

IPC: H10B80/00 ,  H01L27/088

Abstract: 公开了一种存储器件，其包括：基础管芯，其包括一对第二管芯和位于所述一对第二管芯之间的第一管芯；以及存储堆叠，其包括在垂直方向上顺序堆叠在基础管芯上的存储管芯。第一管芯电连接到存储堆叠，并且第一管芯包括逻辑晶体管，该逻辑晶体管包括三维结构的沟道。

公开(公告)号：CN118076117A

公开(公告)日：2024-05-24

申请号：CN202311196433.4

申请日：2023-09-15

Applicant: 三星电子株式会社

Inventor： 梁润硕 ,  李应彰 ,  柳瑟儿 ,  安珉焕 ,  郑允敬 ,  秋喆焕

IPC: H10B80/00 ,  H01L23/48

Abstract: 提供了一种存储器设备和包括该存储器设备的系统设备。存储器设备包括：基底管芯，包括被配置为接收数据信号的数据信号凸块；第一存储器堆叠，包括顺序堆叠在基底管芯上的第一存储器管芯；以及第二存储器堆叠，包括顺序堆叠在基底管芯上并且在平行于基底管芯的上表面的方向上与第一存储器堆叠间隔开的第二存储器管芯。基底管芯被配置为基于选择信号来选择性地向第一存储器堆叠或第二存储器堆叠之一提供通过数据信号凸块接收的数据信号。