公开(公告)号：CN111415861B

公开(公告)日：2025-04-22

申请号：CN201911080316.5

申请日：2019-11-07

Applicant: 三星电子株式会社

Inventor： 李明东 ,  崔民洙 ,  安浚赫 ,  韩成熙 ,  洪世罗

IPC: H01L21/033

Abstract: 本申请提供了形成图案的方法和使用该方法制造半导体装置的方法。在目标层上形成第一掩膜层和第二掩膜层。图案化第二掩膜层以形成第二掩膜图案，每个第二掩膜图案具有菱形形状，菱形形状具有第一对角线和第二对角线。通过蚀刻对第二掩膜图案执行修整处理以形成第二掩膜。每个第二掩膜图案的相对的第一顶点的第一部分比每个第二掩膜图案的相对的第二顶点的第二部分蚀刻得更多。相对的第一顶点之间的第一对角线的长度大于相对的第二顶点之间的第二对角线的长度。通过使用第二掩膜作为蚀刻掩膜蚀刻第一掩膜层，来图案化第一掩膜层以形成第一掩膜。通过使用第一掩膜作为蚀刻掩膜蚀刻目标层，来图案化目标层以形成目标图案。

公开(公告)号：CN114388507A

公开(公告)日：2022-04-22

申请号：CN202111216535.9

申请日：2021-10-19

Applicant: 三星电子株式会社

Inventor： 张锡和 ,  金冈昱 ,  鲁贤硕 ,  朴容臣 ,  宣潒珪 ,  李善英 ,  李昭享 ,  李泓浚 ,  郑湖璇 ,  陈姃玟 ,  崔贞姬 ,  崔秦瑞 ,  洪世罗

IPC: H01L27/108

Abstract: 一种制造半导体装置的方法包括：形成包括多个晶体管的下部结构；在下部结构上形成导电层；在导电层上形成第一初步焊盘掩模图案和布线掩模图案；在保护布线掩模图案的同时，通过图案化第一初步焊盘掩模图案来形成焊盘掩模图案；以及使用焊盘掩模图案和布线掩模图案作为蚀刻掩模来蚀刻导电层，以形成焊盘图案和布线图案。

公开(公告)号：CN111415861A

公开(公告)日：2020-07-14

申请号：CN201911080316.5

申请日：2019-11-07

Applicant: 三星电子株式会社

Inventor： 李明东 ,  崔民洙 ,  安浚赫 ,  韩成熙 ,  洪世罗

IPC: H01L21/033

Abstract: 本申请提供了形成图案的方法和使用该方法制造半导体装置的方法。在目标层上形成第一掩膜层和第二掩膜层。图案化第二掩膜层以形成第二掩膜图案，每个第二掩膜图案具有菱形形状，菱形形状具有第一对角线和第二对角线。通过蚀刻对第二掩膜图案执行修整处理以形成第二掩膜。每个第二掩膜图案的相对的第一顶点的第一部分比每个第二掩膜图案的相对的第二顶点的第二部分蚀刻得更多。相对的第一顶点之间的第一对角线的长度大于相对的第二顶点之间的第二对角线的长度。通过使用第二掩膜作为蚀刻掩膜蚀刻第一掩膜层，来图案化第一掩膜层以形成第一掩膜。通过使用第一掩膜作为蚀刻掩膜蚀刻目标层，来图案化目标层以形成目标图案。