公开(公告)号：CN1505133A

公开(公告)日：2004-06-16

申请号：CN200310118722.9

申请日：2003-12-02

Applicant: 三星电子株式会社

Inventor： 李钟培 ,  柳文铉 ,  金教善 ,  崔正敏

IPC: H01L21/82 ,  G06F17/50

CPC classification number: G06F17/505 ,  G06F17/5068

Abstract: 用于生成集成电路连线表操作包括：生成其中具有多个单元的集成电路的第一原理图和生成定义了在集成电路多个单元之间前布局电互连及该前布局互连近似寄生电阻和寄生电容的第二原理图。分别在第一和第二原理图内相应第一和第二端口处组合第一和第二原理图。本操作还包括通过生成一个定义了在集成电路多个单元之间后布局电互连及该后布局互连的近似寄生电阻和寄生电容的原理图电路生成一个集成电路连线表。

公开(公告)号：CN100555602C

公开(公告)日：2009-10-28

申请号：CN200310118722.9

申请日：2003-12-02

Applicant: 三星电子株式会社

Inventor： 李钟培 ,  柳文铉 ,  金教善 ,  崔正敏

IPC: H01L21/82 ,  G06F17/50

CPC classification number: G06F17/505 ,  G06F17/5068

Abstract: 用于生成集成电路连线表操作包括：生成其中具有多个单元的集成电路的第一原理图和生成定义了在集成电路多个单元之间前布局电互连及该前布局互连近似寄生电阻和寄生电容的第二原理图。分别在第一和第二原理图内相应第一和第二端口处组合第一和第二原理图。本操作还包括通过生成一个定义了在集成电路多个单元之间后布局电互连及该后布局互连的近似寄生电阻和寄生电容的原理图电路生成一个集成电路连线表。

公开(公告)号：CN101158807A

公开(公告)日：2008-04-09

申请号：CN200710085637.5

申请日：2007-03-01

Applicant: 三星电子株式会社

Inventor： 申在弼 ,  金英一 ,  柳文铉 ,  李钟培

IPC: G03F1/14 ,  H01L21/00 ,  H01L21/027 ,  G06F17/50

CPC classification number: G03F1/36

Abstract: 本发明提出了一种用于设计精细图案的方法和设备，可以将精细图案完全地转移到物体上。所述方法包括：读取用于曝光的精细图案的原始数据；将精细图案划分为不需要修正的第一图案和需要修正的第二图案；通过形成与第二图案维持第一距离D1的辅助图案来修正精细图案；通过运行包括第一辅助图案和第二辅助图案的仿真程序来估计要转移到目标物体上的精细图案；以及将所估计的精细图案与用于曝光的精细图案的原始数据进行比较，并且如果所估计的精细图案和用于曝光的精细图案之间没有差别，将已修正的精细图案指定为最终精细图案。