-
公开(公告)号：CN118553768A
公开(公告)日：2024-08-27
申请号：CN202410207179.1
申请日：2024-02-26
Applicant: 三星电子株式会社
IPC: H01L29/41 , H01L29/06 , H01L29/78 , H01L21/336 , H01L27/088 , H01L21/822 , H01L21/8234
Abstract: 提供了一种半导体器件及其制造方法，该半导体器件包括：背侧接触插塞，形成在半导体器件的背面，在连接到背侧接触插塞的源极/漏极区下方，其中背侧接触插塞包括不与电路元件垂直重叠的第一部分。
-
公开(公告)号：CN117116930A
公开(公告)日：2023-11-24
申请号：CN202310449538.X
申请日：2023-04-24
Applicant: 三星电子株式会社
IPC: H01L27/02
Abstract: 半导体器件包括：第一标准单元，在衬底上布置在第一行中，并且分别包括第一基底有源区；第二标准单元，布置在与第一行相邻的第二行中，并且分别包括第二基底有源区；电力线；以及器件隔离层，其中，在平面图中，第一标准单元和第二标准单元具有相同的单元高度，每个第一标准单元的第一基底有源区包括具有第一导电类型的第一有源线以及具有第二导电类型的第二有源线，每个第二标准单元的第二基底有源区包括具有第一导电类型的第三有源线以及具有第二导电类型的第四有源线，布置在第一行中的第一标准单元的第一有源线具有相同的第一宽度，布置在第二行中的第二标准单元的第三有源线具有相同的第二宽度，并且第一宽度窄于第二宽度。
-
公开(公告)号：CN119133178A
公开(公告)日：2024-12-13
申请号：CN202410758369.2
申请日：2024-06-13
Applicant: 三星电子株式会社
IPC: H01L27/088 , H01L29/08 , H01L29/06 , H01L21/8234
Abstract: 提供了集成电路器件及其形成方法。集成电路器件可以包括：晶体管，该晶体管包括在水平方向上彼此间隔开的第一源极/漏极区和第二源极/漏极区；背面配电网络结构(BSPDNS)；在第一源极/漏极区和第二源极/漏极区与BSPDNS之间的基板；在基板中并被第一源极/漏极区重叠的背面接触；在基板中并被第二源极/漏极区重叠的占位器；以及在背面接触和占位器之间在基板中的腔。
-
公开(公告)号：CN115411029A
公开(公告)日：2022-11-29
申请号：CN202210020008.9
申请日：2022-01-10
Applicant: 三星电子株式会社
IPC: H01L27/02 , H01L23/528
Abstract: 提供了包括标准单元的集成电路芯片。所述集成电路芯片包括：基底，包括第一元件区域和第二元件区域；第一沟道有源区域，沿第一方向延伸；第二沟道有源区域；栅极线，沿第二方向延伸并与第一沟道有源区域和第二沟道有源区域交叉；扩散中断，沿第二方向延伸；源极/漏极区域，位于栅极线的相对侧处并位于第一沟道有源区域和第二沟道有源区域上；第一电力线，电连接到源极/漏极区域；以及第二电力线，电连接到源极/漏极区域并具有比第一电力线的电压电平低的电压电平，其中，扩散中断包括：第一区域，包括绝缘体并与第一元件区域叠置；以及第二区域，包括与栅极线的材料相同的材料并与第二元件区域叠置，其中，第二区域电连接到第二电力线。
-
公开(公告)号：CN105448910B
公开(公告)日：2021-02-26
申请号：CN201510595156.3
申请日：2015-09-17
Applicant: 三星电子株式会社
IPC: H01L27/088 , H01L29/423 , H01L23/52
Abstract: 根据示例实施例，提供了半导体装置。所述半导体装置包括：基底，包括PMOSFET区和NMOSFET区；第一栅电极和第二栅电极，位于PMOSFET区上；第三栅电极和第四栅电极，位于NMOSFET区上；第一接触件和第二接触件，分别连接到第一栅电极和第四栅电极。第一栅极切口电极至第四栅极切口电极限定穿过第一栅电极与第三栅电极之间和第二栅电极与第四栅电极之间的栅极切口区。当从平面图观看时，第一接触件和第二接触件中的每个接触件的一部分与栅极切口区叠置。
-
Patent Agency Ranking
公开(公告)号：CN119521764A
公开(公告)日：2025-02-25
申请号：CN202411098414.2
申请日：2024-08-12
Applicant: 三星电子株式会社
Abstract: 本公开提供了集成电路器件及其形成方法。一种集成电路器件包括在基板上的弱化晶体管堆叠和参考晶体管堆叠。弱化晶体管堆叠可以包括比参考晶体管堆叠的第二栅极间绝缘体更厚的第一栅极间绝缘体。由于更厚的第一栅极间绝缘体，弱化晶体管堆叠的第一上沟道区的数量可以小于参考晶体管堆叠的第二上沟道区的数量，和/或弱化晶体管堆叠的第一下沟道区的数量可以小于参考晶体管堆叠的第二下沟道区的数量。
-
公开(公告)号：CN118825020A
公开(公告)日：2024-10-22
申请号：CN202410452119.6
申请日：2024-04-16
Applicant: 三星电子株式会社
IPC: H01L27/088 , H01L21/8234
Abstract: 本公开提供了集成电路装置及其形成方法。集成电路装置可以包括：在衬底上的上晶体管结构，该上晶体管结构包括上沟道区和在上沟道区上的上栅电极；在衬底和上晶体管结构之间的下晶体管结构，下晶体管结构包括下沟道区和在下沟道区上的下栅电极；以及在下栅电极与上栅电极之间的栅极间接触。下栅电极可以通过栅极间接触电连接到上栅电极，并且栅极间接触的下表面的部分可以突出超过下栅电极的侧表面。
-
公开(公告)号：CN118538731A
公开(公告)日：2024-08-23
申请号：CN202410184107.X
申请日：2024-02-19
Applicant: 三星电子株式会社
IPC: H01L27/088 , H01L27/092 , H01L21/8234 , H01L21/8238
Abstract: 提供了3D堆叠的场效应晶体管(3DSFET)器件、半导体器件及其制造方法，该3DSFET器件包括：第一源极/漏极区；第二源极/漏极区，在第一源极/漏极区上方，具有比第一源极/漏极区小的宽度，第二源极/漏极区通过第一隔离结构与第一源极/漏极区隔离；在第一源极/漏极区上的第一接触插塞；在第二源极/漏极区上的第二接触插塞；以及第二隔离结构，在第一接触插塞与第二接触插塞之间，将第二接触插塞与第一接触插塞隔离，其中第二隔离结构与第一隔离结构不同且分离。
-
公开(公告)号：CN115881731A
公开(公告)日：2023-03-31
申请号：CN202211129273.7
申请日：2022-09-16
Applicant: 三星电子株式会社
IPC: H01L27/092 , H01L23/528 , H01L23/48
Abstract: 一种半导体器件包括：有源区，在衬底上沿第一方向延伸；栅电极，与有源区相交并沿垂直于第一方向的第二方向延伸；接触结构，在栅电极的一侧设置在有源区上并沿第二方向延伸；以及第一过孔，设置在接触结构上以连接到接触结构，并且第一过孔具有在第二方向上的长度大于在第一方向上的长度的形状。多个第一金属互连被设置，多个第一金属互连在第一过孔上沿第一方向延伸并连接到第一过孔。第二过孔被设置，第二过孔设置在多个第一金属互连上以连接到多个第一金属互连，并且第二过孔具有在第二方向上的长度大于在第一方向上的长度的形状。
-
-
-
-
-
-
-
-
-
Search Results
22
records
(took 0.028 seconds)
