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公开(公告)号：CN108205601A
公开(公告)日：2018-06-26
申请号：CN201711114373.1
申请日：2017-11-13
Applicant: 三星电子株式会社
IPC: G06F17/50
Abstract: 计算机实施的方法包括基于定义集成电路的设计数据来放置标准单元。通过执行无色布线来生成集成电路的布局。基于间隔约束，将包括在四重图案化光刻(QPL)层中的第一图案、第二图案、第三图案和第四图案布置在所放置的标准单元上。所生成的布局被存储到计算机可读存储介质。间隔约束定义了第一图案、第二图案、第三图案和第四图案之间的最小间隔。该方法包括将第一颜色、第二颜色、第三颜色和第四颜色分别地分配给第一图案、第二图案、第三图案和第四图案。基于布局生成掩膜。通过使用所生成的掩膜来制造半导体器件。第一图案、第二图案、第三图案和第四图案中的两个图案之间的间隔小于间隔约束中的相对应的间隔约束指示颜色违规。
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Patent Agency Ranking
公开(公告)号：CN108205601B
公开(公告)日：2023-08-11
申请号：CN201711114373.1
申请日：2017-11-13
Applicant: 三星电子株式会社
IPC: G06F30/392
Abstract: 计算机实施的方法包括基于定义集成电路的设计数据来放置标准单元。通过执行无色布线来生成集成电路的布局。基于间隔约束，将包括在四重图案化光刻(QPL)层中的第一图案、第二图案、第三图案和第四图案布置在所放置的标准单元上。所生成的布局被存储到计算机可读存储介质。间隔约束定义了第一图案、第二图案、第三图案和第四图案之间的最小间隔。该方法包括将第一颜色、第二颜色、第三颜色和第四颜色分别地分配给第一图案、第二图案、第三图案和第四图案。基于布局生成掩膜。通过使用所生成的掩膜来制造半导体器件。第一图案、第二图案、第三图案和第四图案中的两个图案之间的间隔小于间隔约束中的相对应的间隔约束指示颜色违规。
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公开(公告)号：CN105975644B
公开(公告)日：2021-06-11
申请号：CN201510454318.1
申请日：2015-07-29
Applicant: 三星电子株式会社
IPC: G06F30/392 , G06F30/398 , G06F30/394
Abstract: 本发明涉及一种设计半导体集成电路的方法。该方法包括：将半导体集成电路的衬底的设计区分隔为单元块，其中邻近的各单元块之间的距离可以大于或等于由半导体集成电路的设计规则定义的最小距离，以提供分离的单元块；在分离的单元块中设计半导体集成电路的布局；以及对各个分离的单元块中的每一个单独着色。
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公开(公告)号：CN108205602B
公开(公告)日：2023-08-08
申请号：CN201711320090.2
申请日：2017-12-12
Applicant: 三星电子株式会社
IPC: G06F30/39 , G06F113/18
Abstract: 一种计算机实施的方法。标准单元基于定义集成电路(IC)的设计数据被放置。IC的布局通过执行无色布线来被生成，在三重图案化光刻(TPL)层中的第一图案至第三图案通过该无色布线被布置在所放置的标准单元上。该布置基于空间约束。所生成的布局被存储到计算机可读存储介质。空间约束定义第一图案至第三图案之间的最小空间。颜色违规在第一图案至第三图案之间不会发生。基于布局生成第一掩模、第二掩模和第三掩模。通过使用所生成的第一掩模、第二掩模和第三掩模来制造半导体器件。
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公开(公告)号：CN108205602A
公开(公告)日：2018-06-26
申请号：CN201711320090.2
申请日：2017-12-12
Applicant: 三星电子株式会社
IPC: G06F17/50
CPC classification number: G06F17/5081 , G03F1/70 , G03F7/70433 , G03F7/70466 , G06F17/5072 , G06F17/5068 , G06F2217/40
Abstract: 一种计算机实施的方法。标准单元基于定义集成电路(IC)的设计数据被放置。IC的布局通过执行无色布线来被生成，在三重图案化光刻(TPL)层中的第一图案至第三图案通过该无色布线被布置在所放置的标准单元上。该布置基于空间约束。所生成的布局被存储到计算机可读存储介质。空间约束定义第一图案至第三图案之间的最小空间。颜色违规在第一图案至第三图案之间不会发生。基于布局生成第一掩模、第二掩模和第三掩模。通过使用所生成的第一掩模、第二掩模和第三掩模来制造半导体器件。
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公开(公告)号：CN105975644A
公开(公告)日：2016-09-28
申请号：CN201510454318.1
申请日：2015-07-29
Applicant: 三星电子株式会社
IPC: G06F17/50
CPC classification number: G06F17/5072 , G03F1/36 , G03F1/70 , G06F17/5068 , G06F17/5081
Abstract: 本发明涉及一种设计半导体集成电路的方法。该方法包括：将半导体集成电路的衬底的设计区分隔为单元块，其中邻近的各单元块之间的距离可以大于或等于由半导体集成电路的设计规则定义的最小距离，以提供分离的单元块；在分离的单元块中设计半导体集成电路的布局；以及对各个分离的单元块中的每一个单独着色。
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