公开(公告)号：CN116110939A

公开(公告)日：2023-05-12

申请号：CN202211694591.8

申请日：2022-12-28

Applicant: 电子科技大学

Inventor： 周锌 ,  疏鹏 ,  陈浪涛 ,  乔明 ,  张波

IPC: H01L29/06 ,  H01L29/36 ,  H01L29/73 ,  H01L29/737 ,  H01L23/552

Abstract: 本发明提供了一种抗辐射的高压纵向三极管结构，该器件包括第二导电类型发射区第一导电类型阱区第二导电类型阱区第二导电类型埋层区第一导电类型衬底第一导电类型分段注入区、浅槽隔离氧化层、第二导电类型发射极注入区、第一导电类型基极注入区、第二导电类型集电极注入区、发射极金属电极，基极金属电极、集电极金属电极；本发明通过在发射结基区一侧表面引入高掺杂P型区，削弱了总剂量辐射致陷阱电荷对发射结注入效率的影响，从而阻止了基区表面复合电流的增加，抑制了器件共发射极电流放大系数的退化，并且通过发射结基区一侧表面高掺杂P型注入采用z轴方向的分段结构，削弱三极管初始的共发射极电流放大系数的下降。

公开(公告)号：CN111403341B

公开(公告)日：2023-03-28

申请号：CN202010232579.X

申请日：2020-03-28

Applicant: 电子科技大学

Inventor： 乔明 ,  董仕达 ,  王正康 ,  方冬 ,  王卓 ,  张波

IPC: H01L21/8234 ,  H01L29/423 ,  H01L29/78

Abstract: 本发明提供一种降低窄控制栅结构栅电阻的金属布线方法，在栅结构上每隔一定的间距刻为第一栅电极和第二栅电极，同时每隔一定间距保留完整控制栅电极，从而构成第一、第二栅电极与完整栅电极间隔排列的结构，在完整栅电极部位打孔引出金属，为第一层金属；在源区与分离栅上打孔引出金属，为第二层金属；两层金属之间由介质层隔开，通过第一层金属在Y方向上与栅电极的多点接触，解决Y方向上控制栅电极路径过长带来的栅电阻增大问题，同时，通过控制完整栅电极在Y方向上的间距来控制栅电阻的大小，由此利用多层金属得到低栅电阻的窄栅结构的金属氧化物半导体场效应管，使得本发明所述器件既有低栅电容特性，又有低栅电阻特性。

公开(公告)号：CN115763477A

公开(公告)日：2023-03-07

申请号：CN202211639838.6

申请日：2022-12-20

Applicant: 电子科技大学

Inventor： 齐钊 ,  魏敬奇 ,  乔明 ,  陈泓全 ,  张波

IPC: H01L27/02

Abstract: 本发明提供一种用于ESD防护的双向低电容NPN器件，包括：n+型衬底、n型埋层、第一p型埋层、第二p型埋层、第一n型外延层、第二n型外延层、第三n型外延层、第四n型外延层、第五n型外延层、p型阱区、齐纳注入的p型阱区、金属钨塞区、第一N+接触区、第二N+接触区、第三N+接触区、P+区、第一隔离区、第二隔离区、第三隔离区、第四隔离区、第五隔离区；本发明通过引入金属钨塞区、p型埋层和垂直结构的二极管，实现了器件的双向低电容特性，完美结合了垂直器件高电流效率与横向器件高度可集成的优势，能够实现多种双向、单向、阵列等单片防护结构。

公开(公告)号：CN113206145B

公开(公告)日：2022-08-05

申请号：CN202110436194.X

申请日：2021-04-22

Applicant: 电子科技大学

Inventor： 乔明 ,  马鼎翔 ,  王正康 ,  张波

IPC: H01L29/40 ,  H01L29/417 ,  H01L29/423 ,  H01L29/78 ,  H01L21/336

Abstract: 本发明提供改善热载流子注入的功率半导体器件，在介质槽中在漏极一侧引入漏极场板，与漏电极相连，具有同电位，改善了介质槽漏极侧空穴注入效应；在介质槽内源极一侧引入屏蔽栅场板，与源电极或地相连，构成屏蔽栅，在降低栅漏寄生电容Cgd的同时，改善了介质槽源极一侧的电子注入效应；通过深槽刻蚀的方法使载流子在路径上避开介质槽侧壁也能改善热载流子注入。本发明针对具有介质槽的功率半导体器件，提供具有长期可靠性、有低导通电阻、开关速度快的功率半导体器件结构。

公开(公告)号：CN114664926A

公开(公告)日：2022-06-24

申请号：CN202210322652.1

申请日：2022-03-30

Applicant: 电子科技大学

Inventor： 张波 ,  钟涛 ,  乔明

IPC: H01L29/06 ,  H01L29/78 ,  H01L27/02 ,  H01L27/06

Abstract: 本发明提供一种功率半导体器件结构，器件为集成整流管与功率管的槽栅功率器件，在横向截面上形成元胞化排列结构。器件的版图结构采用多种方式排列，包括条形排列与正n边形排列，n≥3，采用条形排列时，排列结构为功率管元胞与整流管元胞循环排列构成；采用正n边形排列时，元胞为简单元胞或复合元胞，简单元胞的排列方式为多个功率管元胞将中心的一个整流管元胞包围，复合元胞的排列方式为多个复合元胞重复排列。简单元胞为功率管元胞或整流管元胞，复合元胞为包含整流管与功率管的元胞。本器件集成化、小型化，减小芯片面积，元胞排列方式灵活多变，有效减小器件漏电流，可应用在多种纵向槽栅器件中。

公开(公告)号：CN114388613A

公开(公告)日：2022-04-22

申请号：CN202111654267.9

申请日：2021-12-30

Applicant: 电子科技大学

Inventor： 乔明 ,  刘文良 ,  方冬 ,  陈勇 ,  郭银 ,  张波

IPC: H01L29/06 ,  H01L29/78 ,  H01L21/336

Abstract: 本发明提供一种双向阻断功率MOS器件及其制造方法。通过离子注入或多次外延的工艺方式，从而实现正反向均可耐压的功率MOS器件。相比于传统BMS中采用对管或者双管串联的方式，本发明所提出的器件具有以下优点：第一，本发明所提出的器件相较于传统实现方式所占据的面积更小，因此可以实现更高的集成度；第二，本发明所提出的器件仅需单管即可实现双向阻断的功能，相较于传统的双管串联的实现方式，可以获得较低的比导通电阻，减小器件的功率损耗。

公开(公告)号：CN113675274A

公开(公告)日：2021-11-19

申请号：CN202110996942.X

申请日：2021-08-27

Applicant: 电子科技大学

Inventor： 周锌 ,  王钊 ,  陈星江 ,  耿立明 ,  王卓 ,  乔明 ,  张波

IPC: H01L29/78 ,  H01L23/552 ,  H01L29/06

Abstract: 本发明提供一种低辐射漏电高压Double RESURF LDMOS器件结构，该器件包括AB、AC和AD三个不同截面结构。相比传统高压Double RESURF LDMOS器件结构，本发明在器件元胞区和非元胞区交界处的两侧，即AB和AC截面，将第一导电类型顶层结构延伸至与第一导电类型阱区相切，从而切断了辐射漏电途径，避免了总剂量辐射引起的泄漏电流增大的问题，提高了器件抗总剂量辐射能力。

公开(公告)号：CN113659008A

公开(公告)日：2021-11-16

申请号：CN202110952495.8

申请日：2021-08-19

Applicant: 电子科技大学

Inventor： 章文通 ,  吴旸 ,  张科 ,  何乃龙 ,  乔明 ,  李肇基 ,  张波

IPC: H01L29/78 ,  H01L29/40 ,  H01L21/336

Abstract: 本发明提供一种具有电场钳位层的匀场器件及其制造方法和应用，第一介质氧化层和浮空场板多晶硅电极构成纵向浮空场板，分布在整个第二导电类型漂移区中，形成纵向浮空等势场板阵列；由于硅的介电系数是二氧化硅的三倍，在相同漂移区长度下，介质层能够取得更大的电场，提高击穿电压。电场钳位层Ptop的引入带来了双电荷自平衡，MIS电极高电位辅助耗尽P型杂质，低电位辅助耗尽N型杂质，同时P型杂质和N型杂质之间可以相互耗尽，因此可以大大增大漂移区浓度，从而降低比导通电阻。同时，电场钳位层Ptop保证了耗尽的连续性，具有钳位表面电场的作用，使得在很宽的漂移区浓度内保持高的击穿电压，具有高容差性。

公开(公告)号：CN113611750A

公开(公告)日：2021-11-05

申请号：CN202110952823.4

申请日：2021-08-19

Applicant: 电子科技大学

Inventor： 章文通 ,  吴旸 ,  张科 ,  何乃龙 ,  乔明 ,  李肇基 ,  张波

IPC: H01L29/78 ,  H01L29/40 ,  H01L21/336

Abstract: 本发明提供一种SOI横向匀场高压功率半导体器件及其制造方法和应用，包括第一导电类型衬底，第二导电类型漂移区，第一导电类型电场钳位层，第一和第二导电类型阱区，第一介质氧化层形成场氧化层，第二介质氧化层形成栅氧化层，第二导电类型埋层，第二导电类型源端重掺杂区，第二导电类型漏端重掺杂区，第一介质氧化层和浮空场板多晶硅电极构成纵向浮空场板，分布在整个第二导电类型漂移区中，形成纵向浮空等势场板阵列；本发明在器件开态时，纵向浮空场板表面能够形成积累层，提高了器件的饱和电流。同时电极深入介质层，电极自适应在氧化层内部产生电荷，增加介质电场，实现ENDIF效果，提高器件的击穿电压。

公开(公告)号：CN113594257A

公开(公告)日：2021-11-02

申请号：CN202110968192.5

申请日：2021-08-23

Applicant: 电子科技大学

Inventor： 乔明 ,  钟涛 ,  张泽奇 ,  方冬 ,  刘文良 ,  张波

IPC: H01L29/78 ,  H01L29/423 ,  H01L21/336

Abstract: 本发明提供一种分离栅VDMOS器件及其制造方法，具有沟槽介质层、3‑D设计的P+区和倒U型控制栅，包括：第一导电类型半导体衬底、第一导电类型半导体外延层、第二导电类型阱区、第二导电类型重掺杂区、第一导电类型重掺杂区、第一分离栅槽、4个氧化层、SiN层、栅电极、分离栅电极、源极金属电极。本发明具有3‑D设计的P+区和倒U型控制栅，P+区域采用3‑D设计，不需要在两沟槽之间刻蚀源极接触孔，有利于减小器件元胞尺寸，在相同器件面积内增大沟道面积，提高电流能力，优化优值；沟槽侧壁为引入SiN的复合介质层；采用倒U型控制栅，可减小控制栅与分离栅的交叠，进一步减小器件的寄生栅源电容。