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公开(公告)号:CN102446559A
公开(公告)日:2012-05-09
申请号:CN201110261295.4
申请日:2011-09-06
Applicant: 中国科学院微电子研究所
IPC: G11C29/08
Abstract: 本发明公开了一种基于双端口SRAM的故障注入方法,包括:在SRAM第一端口的编码器后设置一个第一编码选择器;在第二端口的编码器后设置一个第二编码选择器;以及在SRAM全局设置一个外部控制信号TEST施加到第一编码选择器和第二编码选择器上。本发明提供的在片内实现故障注入的方法,片外只需一个控制信号控制即可,无需引入其他外部注入信号,且只占用很少的内部芯片面积,能快捷地实现故障注入测试。同时,由于该方法只是逻辑等效故障注入,并非直接注入错误,因此减小了测试功耗。另外,该方法测试操作简单,快速,具有低成本,高测试覆盖率的效果。
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公开(公告)号:CN1987872A
公开(公告)日:2007-06-27
申请号:CN200510130693.7
申请日:2005-12-21
Applicant: 中国科学院微电子研究所
IPC: G06F17/50
Abstract: 本发明涉及超大规模集成电路设计技术领域,特别是基于功耗分布的电源网络设计方法。主要是五个步骤,首先,在布局完成后用翻转率预估功耗;第二,用预估的功耗值指导进行电源网络规划,确定大致的网络金属层,根据各层金属电参数估算各层需要的线宽和间距;第三,进行IR-drop和EM分析,确定是否需要更改规划;第四,在适当的优化完成后用测试矢量得出的翻转文件验证预估的功耗值是否准确,同时确定是否需要完善电源规划方案;第五,同时可以进行快速的全局布线,得出带寄生参数的较为准确的值来验证功耗。
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公开(公告)号:CN120029401A
公开(公告)日:2025-05-23
申请号:CN202510072945.2
申请日:2025-01-16
Applicant: 中国科学院微电子研究所
IPC: G05F1/56
Abstract: 本发明公开一种LDO负载电流下限可调的数字辅助结构,涉及电子设备技术领域,通过提升负载电流的检测精度,用于解决现有技术中无法限制LDO正常工作的最小负载电流,导致负载未正常开启和工作但LDO仍然供电,可能造成安全隐患或功耗浪费问题。包括:运算放大器、调整管、电流检测管;电流检测管与调整管的宽长比为1:N;以N分之一的缩放比例检测调整管上的负载电流;运算放大器的两个输入端分别连接调整管以及电流检测管,调整管和电流检测管的栅极与源极连接。本发明提供的结构通过对负载电流进行非常精确地检测,实现对LDO的最小负载电流进行限制,以防止负载未处于正常工作电流状态时的安全隐患以及对于电源功耗的浪费。
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公开(公告)号:CN112052637B
公开(公告)日:2025-02-25
申请号:CN202010892877.1
申请日:2020-08-31
Applicant: 中国科学院微电子研究所
IPC: G06F30/3308
Abstract: 本发明公开了一种基于BSIMIMG的FDSOI MOSFET模型生成方法及装置,应用于集成电路设计领域,包括:BSIMIMG背沟道器件模型和BSIMIMG正沟道器件模型,BSIMIMG背沟道器件模型以受控源形式合并至BSIMIMG正沟道器件模型;其中,BSIMIMG正沟道器件模型是基于新的BSIMIMG标准模型和从FDSOI MOSFET器件提取的正沟道器件模型参数生成,BSIMIMG背沟道器件模型是基于新的BSIMIMG标准模型和从FDSOI MOSFET器件提取的背沟道器件模型参数生成,新的BSIMIMG标准模型是修改BSIMIMG标准模型的Verilog‑a代码所得到。通过本发明提高了背沟道开启情况下的器件模型精度。
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公开(公告)号:CN111680465B
公开(公告)日:2024-12-17
申请号:CN202010410498.4
申请日:2020-05-15
Applicant: 中国科学院微电子研究所
IPC: G06F30/3308
Abstract: 本发明提供一种半导体器件模型的建模方法及装置,方法包括:根据集成电路器件的历史仿真结果确定至少一个温度区间;针对不同的温度区间,提取出对应的器件模型参数,根据所述模型参数建立对应的子器件模型;合并所述子器件模型,获得当前半导体器件模型;当需要再次对所述集成电路器件进行仿真时,接收温度区间的当前标识值,根据所述当前标识值在所述当前半导体器件模型中确定出对应的子器件模型;利用所述对应的子器件模型对所述集成电路器件进行仿真;如此,因不同的温度区间对应的有不同的子器件模型,这样在对集成电路器件进行仿真时,无论温度是在什么范围内,都有合适的子器件模型对集成电路器件进行仿真,确保仿真精度,满足仿真要求。
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公开(公告)号:CN116415388A
公开(公告)日:2023-07-11
申请号:CN202111654016.0
申请日:2021-12-30
Applicant: 中国科学院微电子研究所
IPC: G06F30/20 , G06T3/40 , G06F111/10
Abstract: 本发明公开了一种基于VS的CNTFET模型参数和模型确定方法及相关设备。该方法包括:获取CNTFET的工艺参数、物理参数和器件实测数据;根据工艺参数、物理参数和器件实测数据获取模型参数,其中,模型参数包括修正载流子迁移率,修正载流子迁移率是根据低场载流子迁移率和修正系数确定的。本申请实施例提供的方法是对基于VS的CNTFET模型的低场载流子迁移率利用修正系数对其进行修正得到修正低场载流子迁移率。以此修正低场载流子迁移率和其他模型参数利用原VS‑CNTFET进行仿真得出的结果与实际试验结果的吻合度有很大提升,提高了模型精度,使得仿真结果更为可信,为CNTFET的开发和研究提供了很好的数据支撑。
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公开(公告)号:CN115220515A
公开(公告)日:2022-10-21
申请号:CN202110410037.1
申请日:2021-04-16
Applicant: 中国科学院微电子研究所
IPC: G05F1/567
Abstract: 本发明公开了一种电压基准电路、元器件及设备,通过将第一PMOS管的源极和第二PMOS管的源极与电源端连接;电容的一端、第一PMOS管的栅极和漏极、第二PMOS管的栅极,以及第一NMOS管的漏极相互连接;第二PMOS管的漏极、第二NMOS管的漏极和栅极,以及第一NMOS管的栅极相互连接;第二NMOS管的源极与第三PMOS管的源极相连作为电压基准电路的输出端;第三PMOS管的漏极与第二电阻的一端连接;第一NMOS管的源极与第一电阻的一端连接;电容的另一端、第一电阻的另一端、第二电阻的另一端及第三PMOS管的栅极接地。
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公开(公告)号:CN114823889A
公开(公告)日:2022-07-29
申请号:CN202110111279.0
申请日:2021-01-27
Applicant: 中国科学院微电子研究所
IPC: H01L29/778 , H01L29/06 , H01L29/15 , H01L21/335
Abstract: 本发明公开了一种半导体功率器件及其制作方法,所述方法包括:自底向上依次设置的衬底、缓冲层、超晶格结构、异质结结构,以及设置在所述异质结结构上的源极、漏极和栅极;其中,所述超晶格结构设置于所述缓冲层和所述异质结结构之间,以实现对辐射诱生的非平衡载流子的弛豫和阻挡。本发明公开的半导体功率器件及其制作方法用以解决现有技术中半导体功率器件抗SEB能力较弱的技术问题,实现了提高器件的抗SEB能力的技术效果。
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公开(公告)号:CN114823715A
公开(公告)日:2022-07-29
申请号:CN202110129641.7
申请日:2021-01-29
Applicant: 中国科学院微电子研究所
Abstract: 本发明涉及三维集成电路技术领域,具体涉及一种单片三维集成器件和单片三维集成电路。该单片三维集成器件中,配置层中设有一个或多个电子元件;第一埋氧层远离配置层的一侧还设置有金属‑氧化物半导体场效应MOSFET器件和配置层电极组;配置层电极组包括一个或多个电极;第一埋氧层中设有与一个或多个电极一一对应的导电通路;电极通过第一埋氧层中与其对应的导电通路连接配置层中与电极对应的电子元件的一端。本发明提供的单片三维集成器件采用单片堆叠方式,继承了SOI技术,提高了电路的集成度,同时单片三维集成器件设有两层埋氧层实现双层隔离,能够有效抑制衬底层对MOSFET器件的影响,从而提高了三维集成电路的可靠性。
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公开(公告)号:CN114595659A
公开(公告)日:2022-06-07
申请号:CN202210222628.0
申请日:2022-03-07
Applicant: 中国科学院微电子研究所
IPC: G06F30/392 , G06F30/394 , G06F30/343 , G11C8/10 , G06F113/18
Abstract: 本申请公开一种译码电路的生成方法及相关设备,涉及集成电路技术领域,能够针对不同的字以及多路选择器的路数,实现不同容量SRAM对应的译码电路版图的自动化拼接和扩展。译码电路的生成方法,包括:在电路版图设计环境中,根据目标存储器的目标存储容量,确定一级行译码模块所需的二进制译码器的数量和对应的二进制译码器种类,以及确定二级行译码模块所需的逻辑译码器的数量;根据所述一级行译码模块所需的二进制译码器的数量和对应的二进制译码器种类,以及所述二级行译码模块所需的逻辑译码器的数量,调用译码器结构包;连接调用的所述译码器结构包。
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