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公开(公告)号：CN118630696B
公开(公告)日：2024-10-15
申请号：CN202411083772.6
申请日：2024-08-08
Applicant: 电子科技大学
IPC: H02H3/24
Abstract: 本发明公开了一种抗辐射高压欠压保护电路，属于高压集成电路技术领域。本发明所述电路包括纵向NPN三极管、齐纳稳压管、两个NMOS管、两个PMOS管和五个电阻，形成启动电路、抗辐射比较电路、分压电路和输出反馈电路的框架。本发明所述欠压保护电路采用纵向NPN三级管作为自比较电路，纵向NPN三级管的抗辐射总剂量能力远优于CMOS结构，总剂量环境下，放大倍数、基极漏电不会有明显变化；本发明所述欠压保护电路在设计上简化了电路结构，面积更小，能更好的适用于辐射环境下的应用场景。
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公开(公告)号：CN118763120A
公开(公告)日：2024-10-11
申请号：CN202411252594.5
申请日：2024-09-09
Applicant: 电子科技大学
IPC: H01L29/78 , H01L29/40 , H01L21/336
Abstract: 本发明公开了一种小尺寸总剂量辐射加固的LDMOS器件及制备方法，属于半导体器件技术领域。本发明所述LDMOS器件包括P型硅衬底、N型埋层、P型外延层、N型隔离区、P型体区、场氧隔离区域、N型漂移区、小尺寸硅局部氧化场板区、P型沟道区、多晶栅区域、P型重掺杂区域和N型重掺杂区域。本发明所述LDMOS器件及制备方法与BCD工艺兼容，通过设置小尺寸硅局部氧化场板区，降低栅场板末端与漏极高电压的耦合，实现高集成、小尺寸器件的耐压特性；小尺寸硅局部氧化场板区采用夹层结构，利用氮化硅中大量的电子陷阱中心，复合总剂量辐射效应产生的正电荷，有效解决总剂量辐射效应造成的器件失效问题。
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公开(公告)号：CN118629944A
公开(公告)日：2024-09-10
申请号：CN202411094315.7
申请日：2024-08-09
Applicant: 电子科技大学
IPC: H01L21/762 , H01L21/331
Abstract: 本发明公开了一种SiN夹层的STI隔离结构三极管抗总剂量辐照加固方法，属于三极管抗辐射加固技术领域。本发明所述方法中，STI隔离结构为SiO2‑SiN‑SiO2夹层结构，SiN夹层不仅可以降低氧化层固定正电荷的密度，也可以对H+向SiO2‑Si界面的输运起到抑制作用，降低界面态密度，减小过剩基极电流的大小。本发明所述方法解决了三极管总剂量辐照后电流增益下降的问题，提高了三极管的抗总剂量辐照能力，提高了三极管的可靠性和寿命，对三极管电路的空间环境应用具有重要意义。
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公开(公告)号：CN118569181A
公开(公告)日：2024-08-30
申请号：CN202410768235.9
申请日：2024-06-14
Applicant: 电子科技大学
IPC: G06F30/367 , G06F17/17
Abstract: 本发明提供一种屏蔽栅沟槽MOSFET总剂量效应的紧凑SPICE模型建模方法，涉及集成电路技术领域，通过拟合不同测试条件以及辐射剂量下的模型，然后将拟合所用的各个参数采用三次分段差值Hermite法得到剂量与参数之间的插值函数，再将得到的函数带入到模型中，即可得到所测试的最大区间内任意辐射剂量下的模型。本发明提供了在一定辐射剂量下提供了一种精准的屏蔽栅沟槽MOSFET总剂量效应的紧凑SPICE模型建模方法。此建模方法准确的反应了SGT MOSFET遭受不同剂量TID效应后直流特性、电容特性与栅电荷的不同程度退化，可以高效精确的用于抗辐射领域的电路仿真。
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公开(公告)号：CN118264243A
公开(公告)日：2024-06-28
申请号：CN202410441463.5
申请日：2024-04-12
Applicant: 电子科技大学
IPC: H03K19/0185 , H03K19/003
Abstract: 本发明属于抗辐射电路技术领域，公开了一种有良好抗辐照能力的电平移位电路，包括抗辐射滤波结构、电平移位与比较器三部分。本发明可以用作电平移位模块，相较于传统电平移位，可以极大的降低辐射带来的单粒子效应与总剂量效应的影响，减少电路因为辐射带来的误触发从而导致的功能错误。
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Patent Agency Ranking
公开(公告)号：CN117153882A
公开(公告)日：2023-12-01
申请号：CN202310938174.1
申请日：2023-07-27
Applicant: 电子科技大学
Abstract: 本发明提供一种SOI基匀场高压PMOS器件及其制造方法，包括：第一导电类型半导体衬底、第一导电类型漂移区、第一导电类型阱区、第一导电类型半导体接触区，第二导电类型阱区、第二导电类型半导体接触区，介质氧化层、体内埋氧层，浮空场板多晶硅电极、控制栅多晶硅电极，源极通孔、漏极通孔、漂移区金属通孔，源极金属、漏极金属、金属条，本发明提出了一种全新的P掺杂耗尽机制，在PMOS中引入了新的电荷平衡，解决了PMOS由于衬底低电位，会导致埋层上部积累大量空穴，使衬底无法辅助耗尽以致PMOS耐压低的问题，极大地增加了P区掺杂浓度，提升器件耐压，降低比导通电阻，实现高压CMOS结构。
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公开(公告)号：CN117080241A
公开(公告)日：2023-11-17
申请号：CN202310944642.6
申请日：2023-07-28
Applicant: 电子科技大学
Abstract: 本发明提供一种集成器件的等电容分压终端结构，包括：第一导电类型半导体衬底、第一导电类型阱区、第一导电类型源接触区，第二导电类型漂移区、第二导电类型阱区、第二导电类型源接触区，第二导电类型漏接触区；槽介质层、栅氧化层、场氧化层；漂移区多晶硅电极、栅多晶硅；通孔，金属等势环；终端把纵向场板部分断开，形成连续的纵向场板与分立的纵向场板，通过改变加电位电容极板面积来改变电容差异。其中分立的纵向场板通过通孔接电位到等势环，连续的纵向场板浮空，浮空的连续纵向场板间电容相当于每两个分立纵向场板之间的串联电容，从而使每个等势环上整体的电容差异减小，有利于电容耦合均匀分压，有利于避免终端的提前击穿。
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公开(公告)号：CN117012831A
公开(公告)日：2023-11-07
申请号：CN202311094939.4
申请日：2023-08-28
Applicant: 电子科技大学
Abstract: 本发明提供一种功率半导体器件，包括元胞区、过渡区和终端区，所述过渡区处于器件元胞区和终端区之间，所述器件元胞区、过渡区和终端区底部共同设有第一导电类型衬底、位于第一导电类型衬底上方的第一导电类型外延层及位于第一导电类型外延层内的第一导电类型缓冲层；在大电流应用下，由于元胞区为芯片中面积占比最大的区域，若能让击穿发生在元胞区，让电流经由元胞区泄放，将大大提高器件的鲁棒性；本发明在保证终端区耐压基础上，通过提高终端区顶部结构位置，形成硅层台阶，提高了终端区的纵向耐压长度，使击穿点向大面积的元胞区转移，提高了器件的EAS性能，优化了器件反向耐压特性，降低了器件终端区的电荷平衡敏感度，提高器件鲁棒性。
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公开(公告)号：CN116632066A
公开(公告)日：2023-08-22
申请号：CN202310591908.3
申请日：2023-05-24
Applicant: 电子科技大学
Abstract: 本发明提供了一种横向功率半导体器件，包括第二掺杂类型衬底、第一掺杂类型埋层、第二掺杂类型外延层、第一掺杂类型漂移区、第二掺杂类型第一体区、第一掺杂类型漏区、第一掺杂类型源区、第二掺杂类型第二体区、介质层、控制栅、体电极、第二掺杂类型多晶硅、第一掺杂类型多晶硅；控制栅引出，接不同电位，器件处于关闭状态时，控制栅接低电位，辅助漂移区耗尽；器件处于导通状态时，控制栅接高电位，控制栅下方硅表面感应出更多载流子，增大饱和电流降低比导通电阻。介质层厚度可增厚来降低控制栅的电场调制效应，以达到预期耐压。本发明在不降低器件耐压的情况下，具有更大的饱和电流，更小的比导通电阻，以及更快的开启速度和更低的损耗。
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公开(公告)号：CN113270423B
公开(公告)日：2023-06-23
申请号：CN202110501152.X
申请日：2021-05-08
Applicant: 电子科技大学
IPC: H01L27/12 , H01L23/552 , H01L21/84
Abstract: 一种抗辐射SOI器件及制造方法，属于半导体制造技术领域。本发明抗辐射SOI器件，采用埋氧化层和隔离槽的结构，实现了器件间的全隔离，避免了寄生P‑N‑P‑N结构引起的闩锁效应，提高了电路抗单粒子效应和瞬时剂量率效应能力。在阱区底部设置高浓度的埋层，减弱了埋氧化层正电荷对器件背沟特性的影响，可以抑制背沟开启和背栅击穿，提高器件抗总剂量效应能力。部分场氧结构减小了场氧化层的面积，使总剂量效应在场氧化层内产生的正电荷总量减少，因而减小了总剂量效应对器件的影响。
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