带上电控制的定制IO IP核、定制POC IP核的生成方法和生成装置及芯片

    公开(公告)号:CN119476173A

    公开(公告)日:2025-02-18

    申请号:CN202411717732.2

    申请日:2024-11-27

    Abstract: 本公开涉及芯片IP核及EDA技术领域,具体涉及一种带上电控制的定制IO IP核、定制POC IP核的生成方法和生成装置及芯片。本公开通过定制EDA工具获取用户需求,并通过定制EDA工具获取可配置POC IP核和IO IP核,对可配置POC IP核的POC输入阈值电压可调模块进行配置,生成配置后的POC输入阈值电压可调模块,连接POC核心电路模块和配置后的POC输入阈值电压可调模块生成定制POC IP核,再连接定制POC IP核和IO IP核,生成带上电控制的定制IO IP核,所述带上电控制的定制IO IP核可以及时检测不完全上电情况,由此提高了在电源突然断电等不完全上电情况下的稳定性和可靠性。

    横向双扩散场效应晶体管、制作方法、芯片及电路

    公开(公告)号:CN118610266B

    公开(公告)日:2024-11-29

    申请号:CN202411082427.0

    申请日:2024-08-08

    Abstract: 本发明提供一种横向双扩散场效应晶体管、制作方法、芯片及电路,涉及半导体技术领域。晶体管包括:衬底、第一阱区、体区、漂移区、源极、漏极和栅极,场板凹槽,形成于漂移区;夹层结构,形成于场板凹槽内,夹层结构由下至上依次包括:第一氧化层、氮化硅层和第二氧化层;第一氧化层为中间薄两边厚的构型,包括:垫底氧化层和两个氧化侧墙,氧化侧墙突出于衬底;多晶硅层,形成于夹层结构上表面;多晶硅层和夹层结构共同构成场板结构,在多晶硅层施加电压之后,夹层结构能存储电荷,控制载流子在漂移区内的流通路径。本发明能够存储电荷,改善表面的自热效应,提高击穿电压,提高器件的可靠性,增强场板的作用,提高击穿电压,节省工艺流程。

    横向双扩散场效应晶体管、制作方法、芯片及电路

    公开(公告)号:CN118610266A

    公开(公告)日:2024-09-06

    申请号:CN202411082427.0

    申请日:2024-08-08

    Abstract: 本发明提供一种横向双扩散场效应晶体管、制作方法、芯片及电路,涉及半导体技术领域。晶体管包括:衬底、第一阱区、体区、漂移区、源极、漏极和栅极,场板凹槽,形成于漂移区;夹层结构,形成于场板凹槽内,夹层结构由下至上依次包括:第一氧化层、氮化硅层和第二氧化层;第一氧化层为中间薄两边厚的构型,包括:垫底氧化层和两个氧化侧墙,氧化侧墙突出于衬底;多晶硅层,形成于夹层结构上表面;多晶硅层和夹层结构共同构成场板结构,在多晶硅层施加电压之后,夹层结构能存储电荷,控制载流子在漂移区内的流通路径。本发明能够存储电荷,改善表面的自热效应,提高击穿电压,提高器件的可靠性,增强场板的作用,提高击穿电压,节省工艺流程。

    电容隔离器及其制备方法
    75.
    发明授权

    公开(公告)号:CN118315291B

    公开(公告)日:2024-08-23

    申请号:CN202410706029.5

    申请日:2024-06-03

    Abstract: 本发明提供一种电容隔离器及其制备方法,属于半导体制造技术领域。该电容隔离器制备方法包括:分别制备隔离电容芯片、发射机芯片和接收机芯片,发射机芯片和/或接收机芯片设置有硅通孔;将发射机芯片和接收机芯片分别与隔离电容芯片进行键合,得到电容隔离器。使电容器的耐压性能不再受制于集成电路后端金属互联层的厚度,提高了电容器耐压,可以避免在金属间绝缘层的沉积过程中对硅衬底产生较大的机械应力,降低了衬底弯曲或碎裂和器件失效的风险,从而提高了器件的可靠性。通过将传统的二维集成电路转变为三维集成电路,提高芯片面积率用率,提供了更优的电路连接,降低应力引发器件失效的风险,提高器件可靠性。

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