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公开(公告)号：CN119742300A
公开(公告)日：2025-04-01
申请号：CN202411772744.5
申请日：2024-12-04
Applicant: 北京智芯微电子科技有限公司 , 浙江大学
IPC: H01L23/544 , H01L21/66
Abstract: 本发明涉及半导体技术领域，提供一种电阻测试结构及电阻测试方法。所述电阻测试结构包括位于半导体衬底上的测试电阻，所述测试电阻包括第一端部区、第二端部区以及位于第一端部区与第二端部区之间的中部区；第一端部区连接第一端部引线结构，第二端部区连接第二端部引线结构，中部区连接至少一组中部引线结构，中部引线结构与第一端部引线结构和第二端部引线结构将测试电阻分隔为多个量测子区域。在量测过程中，通过单独量测各个量测子区域的量测电阻值以及测试电阻的整体量测电阻值，从而计算出冗余量测电阻值，将整体量测电阻值与冗余量测电阻值的差值作为测试电阻真实的量测电阻值，提升对测试电阻的阻值量测的准确性。
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公开(公告)号：CN119486143A
公开(公告)日：2025-02-18
申请号：CN202411653732.0
申请日：2024-11-19
Applicant: 北京智芯微电子科技有限公司 , 浙江大学
Abstract: 本公开涉及半导体技术领域，具体涉及公开了一种SONOS闪存器件、制备方法、芯片和电子设备，该制备方法包括：在硅衬底上制备隧穿氧化层；在所述隧穿氧化层上制备底部氮化硅层；对所述底部氮化硅层进行离子轰击处理；对离子轰击处理后的底部氮化硅层进行等离子体钝化处理；在所述底部氮化硅层的上方制备阻挡氧化层；在所述阻挡氧化层上制备多晶硅栅极。该技术方案可以同时提高SONOS闪存器件的存储窗口和可靠性，主要用于制备SONOS闪存器件。
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公开(公告)号：CN119416727A
公开(公告)日：2025-02-11
申请号：CN202411467829.2
申请日：2024-10-21
Applicant: 北京智芯微电子科技有限公司 , 浙江大学
IPC: G06F30/392 , G06T7/13 , G06T5/30 , G06V10/74
Abstract: 本发明提供一种电路设计版图和扫描电镜图像的配准方法及装置，属于半导体技术领域。所述电路设计版图和扫描电镜图像的配准方法包括：获取第一电路设计版图和扫描电镜图像，所述第一电路设计版图包括多个第一图形；对所述第一电路设计版图中的各个第一图形进行图像处理，生成各个第一图形对应的扫描电镜模拟图形，以得到模拟电镜图像；将所述模拟电镜图像与所述扫描电镜图像进行配准，得到匹配结果。扫描电镜模拟扫描图形与扫描电镜图像中扫描图形的形貌接近，从而能够高效、快速、准确地对扫描电镜图像与模拟电镜图像进行匹配，提升匹配效率和准确度。
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公开(公告)号：CN119325335A
公开(公告)日：2025-01-17
申请号：CN202411317670.6
申请日：2024-09-20
Applicant: 北京智芯微电子科技有限公司 , 浙江大学
Abstract: 本发明提供一种电容结构制作方法、电容结构、芯片及电路，涉及半导体技术领域。制作方法包括：提供衬底，并在衬底上表面依次形成第一电极层、初始介电层和具有对准窗口的刻蚀替位层；对准窗口的宽度等于电容结构的宽度；将刻蚀替位层作为阻挡层，利用对准窗口的自对准作用形成第二电极层；利用初始介电层形成中间介电层；中间介电层为具有上台阶和下台阶的凸字形构型，上台阶的宽度等于电容结构的宽度；形成介质层，并形成第一导电结构和第二导电结构。通过本发明，能够减小介电层的局部损耗，保证电容结构的性能和稳定性。
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公开(公告)号：CN119325260A
公开(公告)日：2025-01-17
申请号：CN202411317296.X
申请日：2024-09-20
Applicant: 北京智芯微电子科技有限公司 , 浙江大学
Abstract: 本发明提供一种沟道应力形成方法、半导体结构、芯片及电路，涉及半导体技术领域。制作方法包括：在形成轻掺杂漏结构和多个栅极之后，分别在每一栅极两侧形成侧墙结构；侧墙结构包括至少一层层状侧墙，且侧墙结构的最外层为无定形碳侧墙；利用侧墙结构在衬底内形成源漏注入区；利用灰化工艺去除无定形碳侧墙；在栅极和衬底表面形成拉应力氧化硅层；在拉应力氧化硅层表面形成拉应力氮化硅层；对拉应力氮化硅层进行退火处理，以将拉应力传导并记忆至沟道。通过本发明，能够减小栅极两侧的侧墙厚度，从而增大相邻的栅极侧墙的间距，减小应力层与沟道的距离，使应力能更有效地传递到沟道区，提高器件性能。
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Patent Agency Ranking
公开(公告)号：CN119170602A
公开(公告)日：2024-12-20
申请号：CN202411308783.X
申请日：2024-09-19
Applicant: 北京智芯微电子科技有限公司 , 浙江大学
IPC: H01L23/544 , H01L21/66
Abstract: 本发明涉及半导体技术领域，提供一种有源区分构式测试单元、多晶硅栅线宽粗糙度测试方法。所述有源区分构式测试单元包括有源区以及多晶硅栅，有源区包括多个相互隔离的有源子区，多个相互隔离的有源子区沿所述多晶硅栅的长度方向排布；每个有源子区包括一个源区及一个漏区；多个有源子区的源区及漏区单独连接金属引线，与多个有源子区的源区及漏区连接的金属引线通过多层的金属互联层连接对应的测试键；每个有源子区的线宽均可调节，多晶硅栅的长度跟随多个有源子区的线宽的调节发生变化。本发明可以通过调节有源区的线宽使多晶硅栅的长度发生变化，从而使多晶硅栅的线宽粗糙度发生变化，获得多晶硅栅线宽粗糙度与电性参数之间的相关性。
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公开(公告)号：CN119786431A
公开(公告)日：2025-04-08
申请号：CN202411940490.3
申请日：2024-12-26
Applicant: 北京智芯微电子科技有限公司 , 浙江大学
IPC: H01L21/762 , H01L21/308
Abstract: 本发明提供一种浅槽隔离形成方法、半导体器件及芯片，涉及半导体技术领域。浅槽隔离形成方法包括：提供一衬底，并在衬底的上表面依次形成缓冲层和具有刻蚀窗口的停止层；通过刻蚀窗口对缓冲层进行第一刻蚀处理，以在缓冲层形成缓冲沟槽；其中，缓冲沟槽的槽壁为内凹的弧状构型；对缓冲沟槽的槽底进行第二刻蚀处理，以在缓冲沟槽底部的衬底形成初始隔离沟槽；初始隔离沟槽与缓冲沟槽相接的槽口为圆滑的倒角构型；对初始隔离沟槽的槽底进行第三刻蚀处理，以加深初始隔离沟槽的深度，形成隔离沟槽；填充隔离沟槽，形成浅槽隔离。通过本发明，能在浅槽隔离的开口形成圆滑的倒角，提升半导体结构的性能稳定性，提高半导体的可靠性。
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公开(公告)号：CN119781733A
公开(公告)日：2025-04-08
申请号：CN202411772568.5
申请日：2024-12-04
Applicant: 北京智芯微电子科技有限公司 , 浙江大学
IPC: G06F7/58
Abstract: 本发明提供一种基于电阻式随机存取存储器的真随机数发生器，属于信息安全技术领域。所述真随机数发生器包括：电阻式随机存取存储器、MOS晶体管、比较器以及寄存器；MOS晶体管的栅极通过电阻式随机存取存储器连接电压源信号，MOS晶体管的源极接地，MOS晶体管的漏极与比较器的正输入端连接，比较器的输出端连接寄存器的输入端。比较器的负输入端连接参考电平，该参考电平为MOS晶体管的漏极输出的电压信号的平均值。本发明的真随机数发生器，结合电阻式随机存取存储器自身的电信号随机特性以及MOS管的1/f噪声作为熵源信号，随机数生成速率高，面积小、能耗低，且与CMOS集成电路工艺兼容，易于在集成电路芯片中集成。
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公开(公告)号：CN119730351A
公开(公告)日：2025-03-28
申请号：CN202411772569.X
申请日：2024-12-04
Applicant: 北京智芯微电子科技有限公司 , 浙江大学
IPC: H10D64/27 , H01L21/265
Abstract: 本发明提供一种半导体结构、制作方法、芯片及电路，涉及半导体领域。半导体结构包括：衬底；阱区，形成于所述衬底内；其中，所述阱区包括多个由外至内依次离子注入形成的子阱区，最内侧的子阱区注入的离子的相对原子质量大于其余子阱区注入的离子的相对原子质量；栅极，所述栅极呈台阶状形成于所述阱区的最内侧的子阱区的上表面；侧墙，形成于所述栅极两侧。通过本发明，能够减少氧化增强扩散效应和瞬态增强效应，使得栅极下方的沟道表面的杂质浓度不会上升太快而确保器件结构的阈值电压和饱和电流的稳定，提升最终形成的半导体结构的性能。
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公开(公告)号：CN119689196A
公开(公告)日：2025-03-25
申请号：CN202411772742.6
申请日：2024-12-04
Applicant: 北京智芯微电子科技有限公司 , 浙江大学
IPC: G01R31/26
Abstract: 本发明涉及半导体技术领域，提供一种半导体器件界面缺陷测试方法及系统。所述方法包括：在半导体器件的栅极施加带有上升沿和下降沿的脉冲电压信号，在上升沿阶段，界面缺陷捕获少数载流子，在捕获时间小于上升沿时间的时间段内，实时检测界面缺陷捕获少数载流子产生的衬底电流；在下降沿阶段，界面缺陷释放少数载流子，在释放时间小于下降沿时间的时间段内，实时检测界面缺陷释放的少数载流子与多数载流子发生复合产生的复合电流；根据实时检测的衬底电流以及复合电流，计算捕获时间小于上升沿时间且释放时间小于下降沿时间的界面缺陷密度。本发明通过调控上升沿和下降沿时间的数值，即可实现对指定偏压下不同时间常数的界面缺陷的精确表征。
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