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公开(公告)号：CN111130507A
公开(公告)日：2020-05-08
申请号：CN201911338815.X
申请日：2019-12-23
Applicant: 北京大学
IPC: H03K3/02
Abstract: 本发明实施例提供一种产生符合IEC61000-4-2标准双峰波形的电路和方法，该电路包括：TLP发生器电路和TLP外接电路，其中，所述TLP发生器电路用于产生TLP激励；所述TLP外接电路用于存储所述TLP激励产生的能量，并释放双峰波形形态的静电激励。本发明实施例提供的电路和方法，避免了对TLP静电发生器的内部电路结构进行改装带来的损坏TLP机台的风险，同时，相对于TLP静电发生器的内部改装，外部添加电路结构的方式更为简单。
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公开(公告)号：CN109309128A
公开(公告)日：2019-02-05
申请号：CN201811051919.8
申请日：2018-09-10
Applicant: 北京大学
IPC: H01L29/786
CPC classification number: H01L29/78606
Abstract: 本发明实施例提供一种基于FDSOI的gg-NMOS器件，包括：沟道区、P型衬底、埋氧区及N阱注入区；埋氧区形成于P型衬底的上部，沟道区形成于埋氧区的上部；N阱注入区形成于P型衬底的上部且N阱注入区与埋氧区连接，N阱注入区与沟道区的耦合面积大于零。本发明实施例通过在P型衬底上形成N阱注入区，能够减小触发电压，从而满足FDSOI工艺下内部核心电路的ESD设计窗口，提供有效的ESD保护。并且，可以通过移动N阱注入区边界的位置来改变N阱注入区与沟道区的耦合面积，从而实现对触发电压的调节，从而满足不同的ESD防护需求。
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公开(公告)号：CN105676039B
公开(公告)日：2018-07-03
申请号：CN201610173645.4
申请日：2016-03-24
Applicant: 北京大学
Abstract: 本发明提供了一种静电放电发生器电路，所述静电放电发生器电路包括：第一预充电电路、第二预充电电路、泄放电路、位移电流产生电路及电流叠加电路；所述第一预充电电路，用于基于预充电的电容生成第一放电电流；所述第二预充电电路，用于基于预充电的电容生成第二放电电流；所述泄放电路，用于为所述第一放电电流提供泄放通路；所述位移电流产生电路，用于生成位移电流；所述电流叠加电路，用于将所述位移电流及所述第二放电电流相加生成人体金属模型HMM波形。本发明中的电路模型可以方便的嵌入SPICE模拟器中，产生符合IEC61000‑4‑2标准和人体金属模型标准的系统级ESD波形，并且拥有完整的时域和频域的理论分析。
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公开(公告)号：CN104601166B
公开(公告)日：2017-08-25
申请号：CN201510036065.6
申请日：2015-01-23
Applicant: 北京大学
IPC: H03L7/081
Abstract: 本发明公开了一种具有启动控制功能的延时锁相环电路，包括相位检测子电路、压控延时链、一阶滤波电容以及启动控制子电路；所述启动控制子电路初始化控制电压，控制电压落在所述压控延时链的延时控制电压的调节范围内；所述相位检测子电路单元根据基准时钟以及所述压控延时链的反馈时钟的相位关系，调节所述控制电压的值；调节后的所述控制电压经过所述一阶滤波电容滤波后，作为所述压控延时链的延时控制电压，对所述压控延时链进行控制。本发明的电路在电路工作之初设置合适的控制电压，使得压控延时链对基准时钟的时延为其调节范围的一半，充分利用了压控延时链提供的延时范围，并且加快了整个系统的锁定速度，同时本发明不会明显增大芯片面积。
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公开(公告)号：CN104952868A
公开(公告)日：2015-09-30
申请号：CN201510037402.3
申请日：2015-01-23
Applicant: 北京大学
Abstract: 本发明涉及集成电路的静电放电保护技术领域，尤其涉及一种二极管链触发的栅控PIN结静电放电保护器件。该静电放电保护器件包括P型衬底、n个N型阱区以及栅控PIN结，其中，n为常数；n个N型阱区以及栅控PIN结形成于P型衬底上；n个N型阱区连接有输入端，栅控PIN结设置于n个N型阱区连接输入端的一侧；第二N+掺杂区形成于栅控PIN结与n个N型阱区之间，第一N+掺杂区形成于栅控PIN结的另一侧，第一P+掺杂区形成于第一N+掺杂区之上；n个N型阱区中P+掺杂区与N+掺杂区具有相同的相对位置关系。本发明提供的二极管链触发的栅控PIN结静电放电保护器件在不增加漏电的基础上，能够有效调节触发电压以满足不同I/O的需求。
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公开(公告)号：CN103227635B
公开(公告)日：2015-08-12
申请号：CN201310156562.0
申请日：2013-04-28
Applicant: 北京大学
IPC: H03K19/0948
Abstract: 本发明公开了一种高速低功耗的CMOS全加器及其运算方法，所述全加器包括：异或和同或产生电路、进位输出电路和求本位和电路；异或和同或产生电路用于产生中间信号：异或信号P和同或信号异或和同或产生电路和进位输出电路共同产生进位输出信号；异或和同或产生电路、进位输出电路和求本位和电路共同产生CMOS全加器的本位和输出信号。本发明在保证传统CMOS全加器良好的驱动能力和健壮性的同时，减少全加器的中间节点和电容，减小输入信号的负载，减少使用晶体管的数量，在提高速度的同时，也降低功耗。当全加器单元构成Ｎ位纹波进位加法器链的时候，这种高速和低功耗的优势将更加明显。
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公开(公告)号：CN104682954A
公开(公告)日：2015-06-03
申请号：CN201510065232.X
申请日：2015-02-06
Applicant: 北京大学
IPC: H03L7/085
Abstract: 本发明涉及一种半速率随机数据相位检测电路，通过综合鉴相器和电荷泵的功能，相位检测电路工作在半速率时钟状态下，根据输入数据和时钟的相位关系，产生相应的控制电压值。本发明提出的一种半速率随机数据相位检测电路应用于延时锁相环结构的时钟数据恢复电路中，优化的相位检测电路使时钟数据恢复电路工作在半速率时钟条件下，简化了电路设计复杂度和功率消耗。相位检测电路综合鉴相器和电荷泵的功能，并且全部采用数字逻辑单元实现，降低了整个时钟数据恢复电路的硬件实现代价。
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公开(公告)号：CN103001200B
公开(公告)日：2015-04-22
申请号：CN201210545910.9
申请日：2012-12-14
Applicant: 北京大学
IPC: H02H9/00
Abstract: 本发明涉及集成电路芯片静电放电保护技术领域，具体涉及一种多重RC触发电源钳位ESD保护电路。该电路通过ESD冲击探测单元探测静电脉冲的接入并发送响应信号至泄放晶体管开启通路，泄放晶体管将冲击带来的静电电荷释放后由泄放晶体管关断通路关断，并保证正常上电时漏电很小；进一步的，利用CR结构代替RC+反相器结构作为ESD冲击探测单元，简化了电路结构，也在一定程度上延长了泄放晶体管开启时间；更进一步的，通过对泄放晶体管关断通路的无源电容使用电流镜单元，更有效的延长了泄放晶体管的开启时间；因此，本发明能够在合理的版图面积下有效的延长泄放晶体管在ESD冲击下的开启时间，并保证保护电路正常上电时漏电很小。
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